📜 判決文全文
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裁判所の判断
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主文
１被告は，別紙被告製品目録記載の半導体記憶装置を譲渡し，貸し渡し，輸入し，又は譲渡若しくは貸渡しの申出をしてはならない。
２被告は，別紙被告製品目録記載の半導体記憶装置を廃棄せよ。
３被告は，原告に対し，金７８４万２１０３円及び内金１３３万８６６８円に対する平成１７年１１月８日から，残金６５０万３４３５円に対する平成１７年１１月２６日から支払済みまで，それぞれ年５分の割合による金員を支払え。
４原告のその余の請求をいずれも棄却する。 ５訴訟費用は，これを２０分し，その１を被告の負担とし，その余を原告の負担とする。６この判決は第１項及び第３項に限り仮に執行することができる，，。
２被告は，別紙被告製品目録記載の半導体記憶装置を廃棄せよ。
３被告は，原告に対し，金７８４万２１０３円及び内金１３３万８６６８円に対する平成１７年１１月８日から，残金６５０万３４３５円に対する平成１７年１１月２６日から支払済みまで，それぞれ年５分の割合による金員を支払え。
４原告のその余の請求をいずれも棄却する。 ５訴訟費用は，これを２０分し，その１を被告の負担とし，その余を原告の負担とする。６この判決は第１項及び第３項に限り仮に執行することができる，，。
第１ 請求
１被告は，別紙被告製品目録記載の半導体記憶装置を譲渡し，貸し渡し，又は輸入し，若しくは譲渡，貸渡し又は輸入の申出をしてはならない。
２被告は，その占有に係る別紙被告製品目録記載の半導体記憶装置及びその半製品を廃棄せよ。
３被告は，原告に対し，金４２００万円及びこれに対する平成１７年１１月８日()（平成１６年ワ第２３６００号事件訴え変更申立書送達の日の翌日）から支払済みまで年５分の割合による金員を支払え。
４被告は，原告に対し，金２億４８３２万５０００円及びこれに対する平成１７()年１１月２６日（平成１７年ワ第２４１７７号事件訴状送達の日の翌日）から支払済みまで年５分の割合による金員を支払え。
２被告は，その占有に係る別紙被告製品目録記載の半導体記憶装置及びその半製品を廃棄せよ。
３被告は，原告に対し，金４２００万円及びこれに対する平成１７年１１月８日()（平成１６年ワ第２３６００号事件訴え変更申立書送達の日の翌日）から支払済みまで年５分の割合による金員を支払え。
４被告は，原告に対し，金２億４８３２万５０００円及びこれに対する平成１７()年１１月２６日（平成１７年ワ第２４１７７号事件訴状送達の日の翌日）から支払済みまで年５分の割合による金員を支払え。
第２ 事案の概要
１争いのない事実等（証拠を掲げていない事実は当事者間に争いがない）。
(1)当事者原告は，電気機械器具の製造販売等を業とする会社であり，被告は，半導体素子の輸出入及び販売等を業とする会社である。
(2)本件特許権原告は，次の特許権を有している（以下「本件特許権」という。その特許請求の範囲請求項１の発明を「本件特許発明１，同請求項２の発明を「本」件特許発明２」，同請求項３の発明を「本件特許発明３」といい，併せて「本件特許発明」ということがある。なお，本件特許に係る明細書を「本件明細書」という。本判決末尾に添付した特許公報参照。）。 発明の名称半導体記憶装置特許番号第３１８７１２１号出願日平成４年３月２７日登録日平成１３年５月１１日特許請求の範囲（請求項１）「マトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し，前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読みだしモードを備える半導体記憶装置において，選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容が外部に出力される第１のモードと，選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容が外部に出力される第２のモードとを具備することを特徴とする半導体記憶装置」。（請求項２）「マトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し，前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読みだしモードを備える半導体記憶装置において，第１のモードでは選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容を外部に出力し，第２のモードでは選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容を外部に出力する制御手段を具備することを特徴とする半導体記憶装置」。（請求項３） 「マトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し，前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読み出しモードを備える半導体記憶装置において，前記半導体記憶装置を第１のモードに切り換えて，所定の列から順次データレジスタの内容を読み出し，前記半導体記憶装置を第２のモードに切り換えて，前記所定の列のアドレス以降に記憶された冗長メモリセルのデータを順次連続して読み出す制御装置とを具備することを特徴とする半導体記憶装置」。
(3)構成要件の分説ア本件特許発明１を構成要件に分説すると次のとおりである。Ａマトリクス状に配列された複数のメモリセルとＢ各列に対してデータを一時的に格納するデータレジスタとを有し，Ｃ前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読みだしモードＤを備える半導体記憶装置において，Ｅ選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容が外部に出力される第１のモードと，Ｆ選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容が外部に出力される第２のモードとＧを具備することを特徴とする半導体記憶装置イ本件特許発明２を構成要件に分説すると次のとおりである。Ｈマトリクス状に配列された複数のメモリセルとＩ各列に対してデータを一時的に格納するデータレジスタとを有し，Ｊ前記メモリセルの内の選択した行に並ぶページデータを前記データレジ スタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読み出しモードＫを備える半導体記憶装置において，Ｌ第１のモードでは選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容を外部に出力し，第２のモードでは選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容を外部に出力する制御手段Ｍを具備することを特徴とする半導体記憶装置ウ本件特許発明３を構成要件に分説すると次のとおりである。Ｎマトリクス状に配列された複数のメモリセルとＯ各列に対してデータを一時的に格納するデータレジスタとを有し，Ｐ前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読み出しモードＱを備える半導体記憶装置において，Ｒ前記半導体記憶装置を第１のモードに切り換えて，所定の列から順次データレジスタの内容を読み出し，前記半導体記憶装置を第２のモードに切り換えて，前記所定の列のアドレス以降に記憶された冗長メモリセルのデータを順次連続して読み出す制御装置とＳを具備することを特徴とする半導体記憶装置(4)被告の行為被告は，平成１６年７月ころから別紙被告製品目録記載の半導体記憶装置（以下「被告製品」という）を韓国等から輸入し，我が国内で譲渡，貸渡。し又はその申出をしている。
(5)被告製品の構成被告製品の構成は，別紙被告製品説明書記載のとおりである。 ２本件は，本件特許権を有する原告が，被告に対し，被告製品は，本件特許発明１ないし３の技術的範囲に属し本件特許権を侵害すると主張して，特許法１００条に基づき，被告製品の譲渡等の差止め及び廃棄を請求するとともに，民法７０９条に基づき，損害賠償を請求する事案である。
３本件の争点(1)構成要件充足性(2)本件特許発明は特許無効審判により無効にされるべきものか否かア特許法３６条５項２号違反イ新規性欠如その１（乙第６号証と同一か）ウ新規性欠如その２（乙第７号証と同一か）(3)損害の発生及びその額第３争点に関する当事者の主張(1)１争点（構成要件充足性）について〔原告の主張〕(1)本件特許発明１の充足性ア被告製品は，別紙被告製品説明書によれば，次のような構成である。ａ行列状に配列された複数のメモリセルとｂ各列に対してデータを一時的に格納するページバッファとを有し，ｃこのメモリセルのうちの選択した行に並ぶページデータをこのページバッファに格納し，このページバッファ内のデータを順次外部に出力するシーケンシャルリードモードｄを備える半導体記憶装置において，ｅ選択された行の最終列まで読み出されると，次の行に切り換わり，列アドレスが０の位置から順次このページバッファの内容が外部に出力されるリードＡモードと，ｆ選択された行が切り換ると列アドレスが５１２の位置から順次このペー ジバッファの内容が外部に出力されるリードＣモードとｇを具備することを特徴とする半導体記憶装置イ対比()ア構成要件Ａについて被告製品の構成ａにいう行列状とは「マトリクス状」であるから，被告製品は構成要件Ａを充足する。()イ構成要件Ｂについて被告製品の構成ｂにいうページバッファは「データレジスタ」に該当するから，被告製品は構成要件Ｂを充足する。()ウ構成要件Ｃについて被告製品の構成ｃにいうシーケンシャルリードモードは「ページ読みだしモード」に該当するから，被告製品は構成要件Ｃを充足する。()エ構成要件Ｄについて被告製品は構成要件Ｄを充足する。()オ構成要件Ｅについて()上記アのとおり，メモリセルは行列状に配置されていることから列アドレスが０の位置は「第１の所定の列」に該当し，リードＡモードは「第１のモード」に該当する。したがって，被告製品は構成要件Ｅを充足する。()カ構成要件Ｆについて()上記アのとおり，メモリセルは行列状に配置されていることから列アドレスが５１２の位置は「第２の所定の列」に該当し，リードＣモードは「第２のモード」に該当する。したがって，被告製品は構成要件Ｆを充足する。()キ構成要件Ｇについて被告製品が構成要件Ｇを充足することは明らかである。
(2)本件特許発明２の充足性ア被告製品は，別紙被告製品説明書によれば，次のような構成である。ｈ行列状に配列された複数のメモリセルとｉ各列に対してデータを一時的に格納するページバッファとを有し，ｊこのメモリセルのうちの選択した行に並ぶページデータをこのページバッファに格納し，このページバッファ内のデータを順次外部に出力するシーケンシャルリードモードｋを備える半導体記憶装置において，ｌリードＡモードでは選択された行が切り換わると列アドレスが０の位置から順次このページバッファの内容を外部に出力し，リードＣモードでは選択された行が切り換わると列アドレスが５１２の位置から順次このページバッファの内容を外部に出力するアドレスレジスタ・カウンタ，行デコーダ及び列デコーダｍを具備することを特徴とする半導体記憶装置イ対比()ア構成要件ＨないしＫ及びＭについて被告製品の構成ｈないしｋ及びｍが，それぞれ構成要件ＨないしＫ及びＭを充足することは明らかである。()イ構成要件Ｌについて「制御手段」はおよそ制御を行う回路ならすべてを含むように理解されるので，念のため実施例を参酌して解釈すると，本件明細書の図面の中でも【図２】「の制御回路」，「カラムアドレスバッファ」，「カラムデコーダ」，「ロウアドレスバッファ」，「ロウデコーダ」等が「制御手段」の一例を表していることは明白である。したがって「制御手段」とは行アドレスや列アドレスを保持し，これを，カウントアップする機能と，これらアドレスによってメモリセル及びこれ に接続されたページバッファを選択する機能とを有する回路であるということになる。以上より，被告製品の構成ｌのアドレスレジスタ・カウンタ，行デコーダ及び列デコーダが「制御手段」に該当する。
(1)()前記イアのとおり，メモリセルは行列状に配置されていることから列アドレスが０の位置は「第１の所定の列」に，列アドレスが５１２の位置は「第２の所定の列」にそれぞれ該当する。したがって，被告製品は構成要件Ｌを充足する。
(3)本件特許発明３の充足性ア被告製品は，別紙被告製品説明書によれば，次のような構成である。ｎ行列状に配列された複数のメモリセルとｏ各列に対してデータを一時的に格納するページバッファとを有し，ｐこのメモリセルのうちの選択した行に並ぶページデータをこのページバッファに格納し，このページバッファ内のデータを順次外部に出力するシーケンシャルリードモードｑを備える半導体記憶装置において，ｒこの半導体記憶装置をリードＡモードに切り換えて，列アドレスが０の位置から順次ページバッファの内容を読み出し，半導体記憶装置をリードＣモードに切り換えて，列アドレスが５１２の位置以降に記憶された冗長メモリセルのデータを順次連続して読み出すアドレスレジスタ・カウンタ，行デコーダ及び列デコーダとｓを具備することを特徴とする半導体記憶装置イ対比()ア構成要件ＮないしＱ及びＳについて被告製品の構成ｎないしｑ及びｓが，それぞれ構成要件ＮないしＱ及びＳを充足することは明らかである。 ()イ構成要件Ｒについて被告製品における，列アドレスが５１２の位置以降に記憶された冗長メモリセルは「前記所定の列のアドレス以降に記憶された冗長メモリセル」，に該当する。したがって，被告製品の構成ｒが構成要件Ｒを充足することは明らかである。
(4)被告の主張に対する反論被告は，本件特許発明の発明の内容を把握することができないとして構成要件充足性を争っているが，これは実質上特許法３６条違反の問題に解消されるところ，被告の同条違反の主張が理由のないことは，後記２〔原告の主張〕のとおりである。個々の構成要件要素と被告製品の特徴とが一対一で対応する以上，充足性に欠けることはない。
〔被告の主張〕後記２〔被告の主張〕のとおり，本件特許発明にはその発明に必要不可欠な構成が記載されておらず，まとまりのある１つの技術思想としての発明を把握することができないから，特許発明の技術的範囲を確定することができない。したがって，被告製品は本件特許発明の技術的範囲に属するとはいえない。
(2)２争点ア（特許法３６条５項２号違反）について〔被告の主張〕(1)本件特許発明の特許請求の範囲には，その発明の解決課題・目的及び作用効果を達成するのに不可欠な構成が記載されておらず，まとまりのある１つの技術的思想として発明を把握することができないから，平成６年法律第１１６号による改正前の特許法３６条５項２号（特許を受けようとする発明の構成に欠くことのできない事項のみが記載されていること）に違反し，無効にされるべきものである。すなわち，本件明細書の【００１２】によれば，従来のメモリチップにおいては，メモリチップをハードディスクの代用として用いる場合に，各ページの 連続情報（すなわち，あるページの次にどのページを読むかについての情報。以下「ページ連続情報」という）のみを連続して読み出す必要性があったとこ。ろ，このような連続読み出しをする場合には，各ページの読み出し開始時に，このページ内におけるページ連続情報が記載されているセルのスタートアドレスを毎回入力する必要があり，そのため，メモリチップ制御システムの負担が重くなるという問題があったものである。また，本件明細書【００１３】によれば，従来の半導体メモリは，
①任意のアドレスからのページ単位連続読み出しが可能であったところ，
②このような連続読み出しをする場合には，
③各ページの読み出し開始時に，このページ内における上記任意の（所定の）スタートアドレスを毎回入力する必要があり，そのため，
④システムの効率が低下する問題があったものである。なお，上記【００１２】においては，連続読み出しをする対象となる情報は，ページ連続情報であることが明記されているのに対し，上記【００１３】では，連続読み出しの対象となる情報は「任意のアドレス」以降に記載された情報で，あり，ページ連続情報に限定されてはいない。しかし，この点を除けば，上記の両段落が述べていることは共通である。すなわち，従来の半導体記憶装置においては，各ページ内の任意のアドレス（スタートアドレス）以降に記載された情報のみを，各ページにわたって連続して読み出すことが可能であったところ，係る連続読み出しを行う場合には，各ページの読み出し開始時に，このページ内における上記任意の（所定の）アドレスを毎回入力する必要があり，そのため，システムの負担が重くなり，効率が低下するという問題点があったのであり，この問題点（連続読み出しの場合における，所定アドレス毎回入力の必要性）が本件特許発明の解決課題である。本件特許発明の効果は，連続読み出しの場合における，所定アドレス毎回入力の必要性を除去したことである旨記載されている。しかしながら，本件特許発明の特許請求の範囲の記載は，上記の本件特許発明の解決課題及び効果と全 く整合していない。つまり，本件特許発明の特許請求の範囲には，本件特許発明の上記解決課題が一切記載されていないし，同発明の上記効果を達成する技術的手段（解決手段）も一切記載されていない。このように，本件特許発明の特許請求の範囲には，本件特許発明が特許発明であるための必要不可欠な構成，すなわち，連続読み出しの場合における，所定アドレス毎回入力の必要性を除去するための技術的手段が記載されておらず，結局，この特許請求の範囲からは，本件特許発明は従来技術のどのような問題点をどのような手段で解決しようとしているのかを全く理解することができない。上記特許請求の範囲からは，まとまりのある１つの技術的思想として発明を把握することができないから，本件特許発明は，特許法３６条５項２号に違反して特許されたものであり，無効とされるべきことは明白である。
(2)原告の主張に対する反論ア原告は，本件特許発明の特許請求の範囲の「モード」，「第１のモード」，「第２のモード」という用語自体に，連続読み出しの場合における，所定アドレス毎回入力の必要性の除去及びこれを実現するための技術的手段が含意されていると主張するのかもしれない。しかしながら，特許請求の範囲における「モード」の説明は，例えば，本件特許発明１では「前記メモリセルの内の選択した行に並ぶページデータを，前記データレジスタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読み出しモード」，「選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容が外部に出力される第１のモード」，「選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容が外部に出力される第２のモードなどと記載されているにすぎず」，「モード」の機能についての上記記載から読み取れることは「各モードにおいて，任意，のアドレス以降の情報をデータレジスタを介して連続して読み出すことができる」というだけのことであって，これは要するに「連続読み出し」を表現， したものにほかならない。しかし「連続読み出し」は本件特許発明の前提事，項であり，むしろ，本件特許発明が発明であるか否かを決定づける事項は，このような「連続読み出し」の場合において，果たして，各ページの読み出し開始時にスタートアドレスを入力する必要があるのか否かということであり，さらに，どのような技術的手段を採用することにより，各ページごとにスタートアドレスを入力しないにもかかわらず，連続読み出しができるのかということである。しかし，これらの点を上記特許請求の範囲の記載から読み取ることは不可能である。原告は「モード，」，「第１のモード，あるいは「第２のモード」という用」語自体から，上記の各事項が読み取れると主張したいのかもしれないが，それは無謀である。そもそも「モード」という用語は，原告も認めるとおり，，「ある動作状態ないし方式」を示すものであって「その動作状態ないし方式，が具体的にいかなるものであるのか」を含意するものではないからである。もし，ある「モード」が具体的にいかなるものであるのかをクレームに表現したいのであれば，それは「モード」とは別の構成要件として，クレームに明確に記載しなければならないのであり，これを本件特許発明についていえば「所定アドレス毎回入力の必要性」を除去する技術的手段とはいかなるも，のであるのかが，特許請求の範囲に明確に記載されなければならないのである。イ原告は「モード」の修飾語としてクレームに記載されている「選択された，行が切り換ると第１（第２）の所定の列から順次前記データレジスタの内容が外部に出力される」との表現，特に「所定の列」という文言を拠り所とし，「所定の」とは「予め定まっている」という意味であり「予め列が定まって，いる」ということは「列のアドレスを入力する必要がない」ことを必然的に意味すると主張しているのかもしれない。しかし「所定の列」の意味については，本件明細書のどこにも定義がない， ところ「所定」という語の日本語の通常の意味及び「第１（第２）の所定の，列から順次前記データレジスタの内容が外部に出力される第１（第２）のモード」という記載からすると「ある特定のモードに対応するある特定の列」，といった漠然とした意味であると解するほかない。そして「ある特定の」と，いうのを「予め定まっている」と言い換えてみたとしても，そのことによって「各行（ページ）の読み出しを行う場合に，読み出し開始列アドレスを毎，回入力する必要がない」という結論が必然的に導かれるものではない。以上のとおり「所定の」という文言と「読み出し開始アドレスの毎回入力の必要，性の有無」との間には，何ら必然的な結びつきはなく「所定の」を「予め定，まっている」と言い換えてみても同じことである。したがって，クレームの「所定の」という文言に依拠して，本件特許発明には従来技術の問題点についての解決手段が備わっているという原告の主張が成り立つ余地はない。ウ仮に，原告の主張が，本件特許発明に「第１のモード」と「第２のモード」という「読み出し開始位置の異なる」２つのモードを設けることが記載されていることから「連続読み出しの場合における，所定アドレス毎回入力の必，要性」を除去するための技術的手段が特許請求の範囲に記載されているのと同視できるという趣旨であったとしても「第１のモード，」，「第２のモード」という２つのモードで，読み出し開始位置がそれぞれ異なっていたり，第２のモードに入ることで第２の所定カラムアドレスから読み出しが開始されるからといって，このことが当然に，ページが切り換わるたびに何度もカラムアドレスを入れ直す必要がなくなることを意味するものでない。すなわち，本件特許発明の解決課題は「連続読み出しの場合における，所定アドレス毎，回入力の必要性」であり，それは，たとえば，０列というカラムアドレスから読み出しを開始する連続読み出しを「第１のモード，５１２列というカラ」ムアドレスから読み出しを開始する連続読み出しを「第２のモード」と呼ぶとして，少なくともこの「第２のモード」の連続読み出しにおいて，各ペー ジごとに５１２列というスタートアドレスを入力する必要があったということが，本件特許発明が解決すべき従来技術の課題である。しかしながら，もし原告の主張のように，連続読み出しをする場合において，読み出し開始位置の異なる２つのモード（動作状態ないし方式）を設けることや，連続読み出しをする場合において，あるモード（第２のモード）では所定アドレス（５１２列）から読み出しが開始されることにより，必然的に，各ページごとに当該アドレスを入力する必要がなくなるなどといえるのであれば，本件特許発明の上記解決課題は存在しなかったことになり，同発明の前提が崩れ去ってしまうことになるはずである。したがって，本来，本件特許発明の特許請求の範囲には，所定のカラムアドレスからの「連続読み出し」を規定する「第１のモード」，「第２のモード」の要件とは別に，このような「連続読み出し」の場合において「所定アドレス毎回入力の必要性」を除去する技術的手段と，はいかなるものであるのかが，明確に記載されなければならない。しかし，実際には，かかる技術的手段は一切記載されていない。
〔原告の主張〕(1)本件特許発明は「モード」という概念を導入し「第１のモード」と「第２の，モード」とで，読み出し開始位置が（一方で，０カラム，他方で５１２カラムというように）異なっている点に特徴がある。つまり「第１の所定の列から順，次前記データレジスタの内容を外部に出力」する「第１のモード」と「第２の所定の列から順次前記データレジスタの内容を外部に出力」する「第２のモード」を設けている点に特徴がある。そのように構成すれば，読み出し開始位置が「第１の所定の列，」，「第２の所定の列」という具合に，あらかじめ定まるのであるから，ページが変わるごとにアドレスを何度も入力し直す手間が省けるのであって，この点に発明の新規性があることは明らかである。
(2)(2)前記〔被告の主張〕アについて被告は，原告の主張が，特許請求の範囲の「モード」，「第１のモード，ある」 いは「第２のモード」という用語自体に，連続読み出しの場合における，所定アドレス毎回入力の必要性の除去及びこれを実現するための技術的手段が含意されているという趣旨かもしれないなどと批判する。しかしながら，原告は「モード」という文言にすべてを読み込むなどという主張をしているのではなく「第１の所定の列から順次前記データレジスタの内，容を外部に出力」する「第１のモード」と「第２の所定の列から順次前記データレジスタの内容を外部に出力」する「第２のモード」という特許請求の範囲の各文言を基礎に，読み出し開始位置が，「第１の所定の列」，「第２の所定の列」という具合に，あらかじめ定まるのであるから，ページが変わるごとにアドレスを何度も入力し直す手間が省けると述べているのである。
(3)(2)前記〔被告の主張〕ウについて被告は，０列というカラムアドレスから読み出しを開始する連続読み出しを第１のモード，５１２列というカラムアドレスから読み出しを開始するという連続読み出しを第２のモードと呼ぶとして，少なくともこの第２のモードの連続読み出しにおいて，各ページごとに５１２列というスタートアドレスを入力する必要があったということが本件特許発明が解決すべき従来技術の課題であるなどと主張する。しかしながら，被告の上記主張は，チップの外部から０列や５１２列といったカラムアドレスを入力しながら読み出しを行う半導体記憶装置の利用方法こ（れは半導体記憶装置の機能ではなく，半導体記憶装置のユーザーが半導体記憶装置を利用する際の，利用方法であるにすぎない）を「第１のモード。」，「第２のモード」などと呼ぶと主張している点に誤りがある。原被告間で争いのない「モード」の定義は「ある動作状態ないし方式」であるが，半導体記憶装置のユーザーが利用するときの利用方法は半導体記憶装置の「ある動作状態ないし方式」とはいえない。
(2)３争点イ（新規性欠如その１）について 〔被告の主張〕(1)引用例１の内容IEEEJOURNALOF本件特許発明の特許出願前に頒布された刊行物である「SOLID-STATE CIRCUITS,VOL. sc-19, NO.6, DECEMBER 1984」（乙６。以下，乙第６号証に記載された発明を「引用例１」という）には，次の構成の半導体。記憶装置が記載されている（以下，記号に従って「構成ａ」などという’。）。ａ’６４Ｋ×１ダイナミックＲＡＭアレイと，ｂ’各列に対してデータを一時的に格納する高速２５６ビット・シフトレジスタとを有し，ｃ’ダイナミックＲＡＭアレイ内の行の情報を単一メモリ・サイクルで前記高速２５６ビット・シフトレジスタに転送して格納し，前記高速２５６ビット・シフトレジスタ内のデータをシリアル・アウトプット（ＳＯＵＴ）ピンを介して順次外部に出力する半導体記憶装置において，ｄ’セグメント又は“タップ”の選択に従って，所定の列（ビット００，ビット６４，ビット１２８，又はビット１９２）から順次前記高速２５６ビット・シフトレジスタの内容を外部に出力するｅ’ことを特徴とする半導体記憶装置(2)本件特許発明１との対比ア構成要件Ａについて引用例１の構成ａ’における「６４Ｋ×１ダイナミックＲＡＭアレイ」は，構成要件Ａにおける「マトリクス状に配列された複数のメモリセル」に該当する。したがって，同構成ａ’は構成要件Ａを充足する。イ構成要件Ｂについて引用例１の構成ｂ’における「高速２５６ビット・シフトレジスタ」は，ダイナミックＲＡＭアレイの一行分の２５６ビットのデータを各列に対応して一時的に格納しているから，構成要件Ｂにおける「データレジスタ」に該 当する。したがって，同構成ｂ’は構成要件Ｂを充足する。ウ構成要件Ｃ及びＤについて引用例１には，ＤＲＡＭ中の行の情報は単一メモリ・サイクルでレジスタに転送されること及び２５６ビットの情報をＤＲＡＭの選択された行からシフトレジスタへ転送させることが記載されているから（訳文２頁の１行ないP.999し６行，２１行ないし２４行。英文左欄下から８行ないし２行，右欄下から１５行ないし１１行，引用例１の構成ｃ’における「ダイナミックＲ）ＡＭアレイ内の行の情報を単一メモリ・サイクルで前記高速２５６ビット・シフトレジスタに転送して格納し」は，構成要件Ｃにおける「前記メモリセル内の選択した行に並ぶページデータを前記データレジスタに格納し」に該，当する。さらに，乙第６号証には，シリアル・アウトプット（ＳＯＵＴ）のピンはデータをシフトレジスタの外にシフトさせると記載されており（訳文３頁の５ないし７行，２５６ビットのデータは行単位（ページ単位）で順次）出力されていることは明らかである。したがって，引用例１の構成ｃ’における「前記高速２５６ビット・シフトレジスタ内のデータをシリアル・アウトプット（ＳＯＵＴ）ピンを介して順次外部に出力する半導体記憶装置において」は，構成要件Ｃにおける「前，記データレジスタ内のデータを順次外部に出力するページ読みだしモードを備える半導体記憶装置において」に該当する。以上から，同構成ｃ’は構成，要件Ｃ及びＤを充足する。エ構成要件Ｅ及びＦについてP.1003乙第６号証（訳文９頁の６行ないし１５行。英文左欄下から４行ないし右欄９行）によれば，２５６ビットのシフトレジスタは４つのカスケード接続された６４ビットのセグメントに分割されており，２ビットのバイナリコード（００，０１，１０，１１）によって各セグメント又は“タップ”の選択が行なわれる。そして，バイナリコードが００のときの読み出しを第 １のモードとし，バイナリコードが１１のときの読み出しを第２のモードとすると，第１のモードのときには，第１の所定の列（ビット００）からビット２５５までのすべてのシフトレジスタの内容がビット００から順次外部に出力され，第２のモードのときには，第２の所定の列（ビット１９２）からビット２５５までの６４ビットのシフトレジスタの内容がビット１９２から順次外部に出力される。そして，これらの読み出しはＤＲＡＭアレイ内のすべての行について行なわれる。したがって，引用例１の構成ｄ’における「セグメント又は“タップ”の選択に従って」は，バイナリコードが００のときには，構成要件Ｅにおける「第１のモード」を設定し，バイナリコードが１１のときには構成要件Ｆにおける「第２のモード」を設定することに該当する。そして，シフトレジスタのビット００の位置が構成要件Ｅにおける「第１の所定の列」に，ビット１９２の位置が構成要件Ｆにおける「第２の所定の列」に，それぞれ該当する。また，ＤＲＡＭアレイ内の各行ごとのデータを行単位（ページ単位）でシフトレジスタへ順次転送して格納することは，構成要件Ｅ，Ｆにおける「選択された行が切り換る」に該当する。したがって，同構成ｄ’は，構成要件Ｅ及びＦを充足する。オ構成要件Ｇについて引用例１の構成ｅ’が構成要件Ｇを充足することはいうまでもない。カ以上のとおり，引用例１は，構成要件ＡないしＥをいずれも充足する構成を有し，本件特許発明１と同一であるから，同発明は新規性を欠く。
(3)本件特許発明２との対比ア構成要件Ｈ，Ｉ，Ｊ，Ｋ及びＭについて引用例１の構成ａ，同ｂ，同ｃ’及び同ｅ’が本件特許発明２の構成’’(2)要件Ｈ，Ｉ，Ｊ，Ｋ及びＭをそれぞれ充足することは，上記と同様で ある。イ構成要件Ｌについて構成要件Ｌには「制御手段」という用語があるが，特許請求の範囲には，その具体的な内容について何らの限定もなく，単に，同要件に定められた「第１のモード」，「第２のモード」という動作を実現するための手段という意味しかないから，これらの要件に定める動作と同じ動作をすることを示す引用例１の構成ｄ’には，かかる動作を実現するための制御手段が実質的に開示されているものと認められる。ウ以上のとおり，引用例１は，構成要件ＨないしＭをいずれも充足する構成を有し，本件特許発明２と同一であるから，本件特許発明２は，新規性を欠く。
(4)本件特許発明３との対比ア構成要件Ｎ，Ｏ，Ｐ，Ｑ及びＳについて引用例１の構成ａ，同ｂ，同ｃ’及び同ｅ’が，本件特許発明３の構’’(2)成要件Ｎ，Ｏ，Ｐ，Ｑ及びＳをそれぞれ充足することは，上記におけるのと同様である。イ構成要件Ｒについて構成要件Ｒでは「第２のモード」において読み出しを開始する列は「第，，１のモード」において読み出しを開始する列である「所定の列」のアドレス以降の列であるとの限定が付されている。構成要件ＦとＬにおいては「第２のモード」において読み出されるデータ，の内容については何ら限定が付されていないのに対し構成要件Ｒでは，，，「冗長メモリセルのデータ」との限定が付されている。ただし，構成要件Ｒにいう「冗長メモリセル」の意味するところについては，特許請求の範囲の記載からは明らかでなく，また，本件明細書の発明の詳細な説明においても「冗，長メモリセル」，「冗長メモリセルのデータ」の意味内容を定義した記載はな いところ，本件明細書には「冗長メモリセル，」，「冗長メモリセルのデータ」に関して【００１０【００１１【００１８【００２１【００３８【０，】】】】】０３９【００４０】に記載されており，以上の記載によれば，構成要件Ｒに】いう「冗長メモリセル」は，ページの連続情報や，ページの書換え回数を格納するために使用されるメモリ領域に限定されたものではなく，データ構造がＡ＋Ｂで構成されている場合に，Ｂの構造のデータが格納されたメモnnnリ領域をも含むものとされているのであるから「冗長メモリセルのデータ」，にも特段の限定がないことが明らかである。したがって，構成要件Ｒにいう「第２のモード」における「冗長メモリセルのデータ」は，結局のところ，何ら限定が付されていないということになる。そうすると，構成要件Ｒは，実質的にみて，構成要件Ｅ，Ｆ及びＬと何ら異なるものではなく，あえて相違点を挙げれば，構成要件Ｒの「第２のモード」では，構成要件Ｅ，Ｆ及びＬとは異なり，読み出し開始列のアドレスが，「第１のモード」の読み出し開始列のアドレスよりも後ろにあるということにすぎない。以上の検討を踏まえ，引用例１の構成ｄ’と本件特許発明３の構成要件Ｒとを対比すると，構成ｄ’では，バイナリコードが１１の「第２のモード」では，ビット１９２からビット２５６までの領域に格納されているデータがＢの構造のデータとして順次連続して読み出される。そうすると，ビットn１９２からビット２５６までのメモリ領域は，構成要件Ｒにいう「冗長メモリセル」に該当し，この領域に記憶されたデータは「冗長メモリセルのデータ」に該当する。また，構成ｄ’における第２のモードで読み出されるデータは，所定の列のアドレス（ビット００）以降に記憶されたデータであり，このデータは順次連続して読み出されているから，構成ｄ’においても，引用例１の半導体記憶装置を第１のモードに切り換えて，所定の列から順次データレジスタの 内容を読み出し，半導体記憶装置を第２のモードに切り換えて，前記所定の列のアドレス以降に記憶された冗長メモリセルのデータを順次連続して読み出していることになる。したがって，構成ｄ’は構成要件Ｒを充足する。なお，構成要件Ｒには「制御装置」という用語があるが，その具体的な内容について何らの限定もなく，単に，同要件に定められた「第１のモード，」「第２のモード」という動作を実現するための手段という意味しかないから，これらの要件に定める動作と同じ動作をすることを示す構成ｄ’には，かかる動作を実現するための制御装置が実質的に開示されているものと認められる。ウ以上のとおり，引用例１は，構成要件ＮないしＳをいずれも充足する構成を有し，本件特許発明３と同一であるから，同発明は新規性を欠く。
(5)原告の主張に対する反論原告は，引用例１においては，行を切り換えるために新たな行アドレスを入力する必要があるとともに，行が切り換わった都度，当該行の読み出し開始列アドレスを入力する必要もあるとして，この点において，引用例１は，本件特許発明の「第１のモード」，「第２のモード」を備えていないと主張する。しかし，本件特許発明の「第１のモード」，「第２のモード」という要件は，行が切り換わった場合において新たな行の読み出し開始列アドレスを入力する必要があるか否かとは無関係な要件であり「読み出し開始列アドレスの入力を必要と，しない方式」に限定されるものではない。したがって「読み出し開始列アドレ，ス入力の必要性」を根拠として，引用例１と本件特許発明とを区別することはできないから，本件特許発明は新規性を欠く。
(6)以上により，本件特許発明１ないし３はいずれも新規性を欠くから，特許法１０４条の３第１項により，本件特許権を行使することは許されない。
〔原告の主張〕 (1)引用例１には，次のとおり，本件特許発明の構成要件Ｅ，Ｆ，Ｌ及びＲが記載されていないから，本件特許発明と同一とはいえない。ア引用例１の内容引用例１の半導体メモリは，行アドレスを切り換えるごとに「２ビットの，バイナリコード（タップ列アドレスであって，列アドレスの一種である）を」毎回入力し，その後，指定された列アドレスから順次データを出力するものである。つまり，引用例１には，本件特許発明の従来技術と同一の技術が開/RAS示されている。ここで，とは「行アドレス・ストローブ信号」をいい，この信号がハイレベルからロウレベルに変化したときに，行アドレスが入力/CASされ，それに応じて行が切り換わる。とは「列アドレス・ストローブ信号」をいい，この信号がハイレベルからロウレベルに変化したときに，列アドレスが入力され，それに応じて指定された列アドレスから読み出しが開始される。引用例１のメモリは/RAS①行アドレス切り換え（がロウになるとき）/CAS②列アドレス入力（がロウになるとき）（行アドレスの切り換えごとに毎回行う）③データの順次出力という動作系列をたどる。/CASさらに，乙第６号証には「タップ選択は……がローとなるとき最上位２つのカラムアドレスピンに印加される２ビットコードによって制御される」と記載されていることから，タップ選択を行いつつ，そのタップ列アド。レスからデータを出力する場合には，/RAS①行アドレス切り換え（がロウになるとき）/CAS②タップ列アドレス入力（がロウになるとき）（行アドレスが切り換わるたびに毎回行う） ③データの順次出力という動作系列をたどる。例えば「０ビットからシフト・アウト」する場合には，列アドレス０の二進表現であるところの０００００００の上位２ビッ/CASトである００をの立ち下がりで入力し「６４ビットからシフト・アウ，ト」する場合には，列アドレス６４の二進表現であるところの０１００００/CAS０の上位２ビットである０１をの立ち下がりで入力し「１２８ビット，からシフト・アウト」する場合には，列アドレス１２８の二進表現である１/CAS００００００の上位２ビットである１０をの立ち下がりで入力し「１，９２ビットからシフト・アウト」する場合には，列アドレス１９２の二進表現である１１０００００の上位２ビットである１１を入力する。そして，００，０１，１０，１１からなるタップ列アドレスは，行が切り換わった後に入力される列アドレスそのものである。イしたがって，引用例１には「選択された行が切り換ると第１の所定の列か，ら順次前記データレジスタの内容が外部に出力される第１のモード（構成要」件Ｅ），「選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容が外部に出力される第２のモード（構成要件Ｆ）が記載されてい」ない。当然のことながら，引用例１においては，毎回行アドレス及びタップ列アドレスを入力する必要があり「連続読み出しの場合における，所定アドレス，毎回入力の必要性」という課題は全然解決されていない。
(2)被告の主張に対する反論ア被告は，構成ｄ’に関し，セグメント又はタップの選択にしたがって，所定の列（ビット００，ビット６４，ビット１２８，又はビット１９２）から順次前記高速２５６ビット・シフトレジスタの内容を外部に出力するなどと述べているが，誤りである。正しくは，行アドレスを毎回入力し行を切り換え，その都度，常に，タッ プ列アドレスを毎回入力することによって，所定の列（ビット００，ビット６４，ビット１２８，又はビット１９２）から順次前記高速２５６ビット・シフトレジスタの内容を外部に出力する，というべきである。イ被告は，バイナリコードが００のときの読み出しを第１のモードとし，バイナリコードが１１のときの読み出しを第２のモードとするなどと述べているが，誤りである。引用例１では，行アドレスを切り換えるごとに，列アドレスを毎回入力しなければならないのであるから，これを「第１のモード」，「第２のモード」などと呼ぶことはできないことは明らかである。
(2)４争点ウ（新規性欠如その２）について〔被告の主張〕(1)本件特許発明の特許出願前に頒布された刊行物である特開昭６２－２９８０９５号公報（乙７。以下，乙第７号証に記載された発明を「引用例２」という。）には，次の構成の半導体記憶装置が記載されていることが明らかである（以下，記号の順序に従って「構成ａ」などという。”）ａ”マトリクス状に配列されたメモリアレイ（Ｍ－ＡＲＹ）と，ｂ”各列に対してデータを一時的に格納するデータ出力バッファ（ＤＯＢ）とを有し，ｃ”前記メモリアレイ（Ｍ－ＡＲＹ）内の選択した行に並ぶページデータを前記データ出力バッファ（ＤＯＢ）に格納し，前記データ出力バッファ（ＤＯＢ）内のデータを順次外部に出力するページ読み出しモードを備える半導体記憶装置において，ｄ”８ビット単位でデータビット（Ｄ０～Ｄ７）のページデータを順次前記データ出力バッファ（ＤＯＢ）から外部に出力する第１のモードと，書き込み状態を記録する情報ビット（ＳＢ）の内容をアドレス＄０００から順次連続して前記データ出力バッファ（ＤＯＢ）から外部に出力する第２の モードとを具備するｅ”ことを特徴とする半導体記憶装置。
(2)本件特許発明１との対比ア構成要件Ａについて構成ａ”における「メモリアレイ（Ｍ－ＡＲＹ）」は構成要件Ａにおける「マトリクス状に配列された複数のメモリセル」に該当する。したがって，構成ａ”は構成要件Ａを充足する。イ構成要件Ｂについて構成ｂ”における「データ出力バッファ（ＤＯＢ」は，メモリアレイ（Ｍ）－ＡＲＹ）の１行分の９ビットのデータを各列に対応して一時的に格納しているから構成要件Ｂにおける「データレジスタ」に該当する。したがって，構成ｂ”は構成要件Ｂを充足する。ウ構成要件Ｃ及びＤについて乙第７号証の第１図及び４頁右下欄１７行ないし５頁左上欄１１行，５頁左上欄１７行ないし同右上欄２行の記載によれば，データは行ごとに８ビット単位でデータ出力バッファ（ＤＯＢ）に書き込み／読み出しが行なわれているから，構成ｃ”における「前記メモリアレイ（Ｍ－ＡＲＹ）内の選択した行に並ぶページデータを前記データ出力バッファＤＯＢに格納し（），」，は構成要件Ｃにおける「前記メモリセル内の選択した行に並ぶページデータを前記レジスタに格納し，」に該当する。そして，データ出力バッファ（ＤＯＢ）に転送されたデータは行単位で順次外部に出力されているから，構成ｃ”における「前記データ出力バッファ（ＤＯＢ）内のデータを順次外部に出力するページ読み出しモードを備える半導体記憶装置において」は，構成要件Ｃ，及びＤにおける「前記データレジスタ内のデータを順次外部に出力するページ読み出しモードを備える半導体記憶装置において」に該当する。，以上より，構成ｃ”は構成要件Ｃ及びＤを充足する。 エ構成要件Ｅ及びＦについて乙第７号証の第１図及び４頁右下欄１７行ないし５頁左上欄１１行，５頁左上欄１７行ないし同右上欄２行の記載によれば，メモリアレイ（Ｍ－ＡＲＹ）は８ビット分がデータとして，残り１ビット分が書き込み状態を記録する情報ビット（ＳＢ）として利用されている。そして，通常のデータ読み出(1)しとして，上記８ビット単位での読み出しが行なわれるとともに，上記ｄ”に記載されたように，ＥＰＲＯＭに対して別のデータを書き込む場合には，アドレス＄０００から情報ビット（ＳＢ）のみの読み出しが順次連続して行われる。したがって，８ビット単位で行データを読み出すのを「第１のモード」とし，情報ビット（ＳＢ）を読み出すのを「第２のモード」とすると「第１の，モード」のときには，第１の所定の列であるビットＤ０からビットＤ７までのすべてのメモリアレイ（Ｍ－ＡＲＹ）の行単位の情報が，データ出力バッファ（ＤＯＢ）から順次外部に出力される。また「第２のモード」のときに，は，第２の所定の列であるビットＳＢの情報がデータ出力バッファ（ＤＯＢ）を介して順次連続して外部に出力される。そして，これらの読み出しは，選択された行が切り換わるごとにすべての行について行なわれる。したがって，構成ｄ”における「８ビット単位でデータビット（Ｄ０～Ｄ７）のページデータを順次前記データ出力バッファ（ＤＯＢ）から外部に出力する第１のモード」は，構成要件Ｅにおける「選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容が外部に出力される第１のモード」に該当する。また，構成ｄ”における「書き込み状態を記録する情報ビット（ＳＢ）の内容をアドレス＄０００から順次連続して前記データ出力バッファ（ＤＯＢ）から外部に出力する第２のモード」は，構成要件Ｆにおける「選択された行 が切り換ると第２の所定の列から順次前記データレジスタの内容が外部に出力される第２のモード」に該当する。したがって，構成ｄ”は構成要件Ｅ及びＦを充足する。オ構成要件Ｇについて構成ｅ”が構成要件Ｇを充足することはいうまでもない。カ以上のとおり，引用例２は，構成要件ＡないしＧをいずれも充足する構成を有し，本件特許発明１と同一であるから，同発明は新規性を欠く。したがって，特許法１０４条の３第１項により，本件特許権を行使することは許されない。
(3)本件特許発明２との対比ア構成要件Ｈ，Ｉ，Ｊ，Ｋ及びＭについて引用例２の構成ａ，同ｂ，同ｃ”及び同ｅ”が本件特許発明２の構成””(2)要件Ｈ，Ｉ，Ｊ，Ｋ及びＭをそれぞれ充足することは，上記と同様である。イ構成要件Ｌについて(2)上記エと同様の理由で，上記構成ｄ”における「８ビット単位でデータビット（Ｄ０～Ｄ７）のページデータを順次前記データ出力バッファ（ＤＯＢ）から外部に出力する第１のモード」は，構成要件Ｌにおける「第１のモードでは選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容を外部に出力し」に該当する。また，構成ｄ”における「書き込み状態を記録する情報ビット（ＳＢ）の内容をアドレス＄０００から順次連続して前記データ出力バッファ（ＤＯＢ）から外部に出力する第２のモード」は，構成要件Ｌにおける「第２のモードでは選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容を外部に出力する」に該当する。なお，構成要件Ｌには「制御手段」という用語があるが，その具体的な内 容について何らの限定もなく，単に，同要件に定められた「第１のモード，」「第２のモード」という動作を実現するための手段という意味しかないから，これらの要件に定める動作と同じ動作をすることが記載された構成ｄ”には，かかる動作を実現するための制御手段が実質的に開示されているものと認められる。ウ以上のとおり，引用例２は，構成要件ＨないしＭをいずれも充足する構成を有し，本件特許発明２と同一であるから，同発明は新規性を欠く。
(4)本件特許発明３との対比ア構成要件Ｎ，Ｏ，Ｐ，Ｑ及びＳについて引用例２の構成ａ，同ｂ，同ｃ”及び同ｅ”が本件特許発明３の構成””(2)要件Ｎ，Ｏ，Ｐ，Ｑ及びＳをそれぞれ充足することは，上記と同様である。イ構成要件Ｒについて(2)上記エと同様の理由で，構成ｄ”における「８ビット単位でデータビット（Ｄ０～Ｄ７）のページデータを順次前記データ出力バッファ（ＤＯＢ）から外部に出力する第１のモード」は，構成要件Ｒにおける『前記半導体記憶装置を第１のモードに切り換えて，所定の列から順次データレジスタの内容を読み出し」に該当する。，また，構成ｄ”における「書き込み状態を記録する情報ビット（ＳＢ）の内容をアドレス＄０００から順次連続して前記データ出力バッファ（ＤＯＢ）から外部に出力する第２のモード」は，構成要件Ｒにおける「前記半導体記憶装置を第２のモードに切り換えて，前記所定の列のアドレス以降に記憶された冗長メモリセルのデータを順次連続して読み出す」に該当する。ここで，書き込み状態を記録する情報ビット（ＳＢ）が「冗長メモリセル」に該当することは明らかである。なお，構成要件Ｒには「制御装置」なる用語があるが，その具体的な内容 について何らの限定もなく，単に，同要件に定められた「第１のモード」，「第２のモード」という動作を実現するための手段という意味しかないから，これらの要件に定める動作と同じ動作をすることが記載された構成ｄ”には，かかる動作を実現するための制御装置が実質的に開示されているものと認められる。ウ以上のとおり，引用例２は，構成要件ＮないしＳをいずれも充足する構成を有し，本件特許発明３と同一であるから，同発明は新規性を欠く。
(5)以上により，本件特許発明１ないし３はいずれも新規性を欠くから，特許法１０４条の３第１項により，本件特許権を行使することは許されない。
〔原告の主張〕引用例２には，本件特許発明の構成要件Ｃ，Ｅ，Ｆ，Ｊ，Ｌ，Ｐ及びＲが記載されていないから，本件特許発明と同一とはいえない。すなわち，引用例２のデータ出力バッファ（ＤＯＢ）は「選択した行に並ぶ，ページデータ」を「格納」するのではないし「前記ページデータ出力バッファ，（ＤＯＢ）内のデータを順次外部に出力する」のでもないし（９個のデータ出力バッファ（ＤＯＢ）のうち８ビットは同時に入出力される。），ページ読み出し方式も採用していない。加えて「順次前記データレジスタの内容が外部に出，力される」ような「モード」も存在しない（順次出力されるのではないから当然である。情報ビット（ＳＢ）の内容を出力する出力バッファは１個しかない）ので（あるいは，１ビット読み出しごとにアドレスを毎回入力するので「順次）連続して」出力するものでもない。以上のとおり，引用例２は本件特許発明とは全く無関係である。本件特許発明との共通点はただひとつ「マトリクス状に配列された複数のメモリセル」を，有するという点のみである。
(3)５争点（損害の発生及びその額）について〔原告の主張〕 (1)本件特許発明の相当な実施料率は１パーセントである。
(2)被告における平成１６年７月から同年９月末日までの被告製品の売上げは１億３３８６万６８４２円であり，平成１６年１０月から平成１７年６月末日までの被告製品の売上げは６億５０３４万３４８６円である。
(3)よって，被告が支払うべき実施料相当損害金の額は，平成１６年７月から同年９月末日までの分が１３３万８６６８円であり，平成１６年１０月から平成１７年６月末日までの分が６５０万３４３５円である。
〔被告の主張〕(1)(2)上記〔原告の主張〕及びはいずれも認め，その余は争う。
(1)当事者原告は，電気機械器具の製造販売等を業とする会社であり，被告は，半導体素子の輸出入及び販売等を業とする会社である。
(2)本件特許権原告は，次の特許権を有している（以下「本件特許権」という。その特許請求の範囲請求項１の発明を「本件特許発明１，同請求項２の発明を「本」件特許発明２」，同請求項３の発明を「本件特許発明３」といい，併せて「本件特許発明」ということがある。なお，本件特許に係る明細書を「本件明細書」という。本判決末尾に添付した特許公報参照。）。 発明の名称半導体記憶装置特許番号第３１８７１２１号出願日平成４年３月２７日登録日平成１３年５月１１日特許請求の範囲（請求項１）「マトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し，前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読みだしモードを備える半導体記憶装置において，選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容が外部に出力される第１のモードと，選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容が外部に出力される第２のモードとを具備することを特徴とする半導体記憶装置」。（請求項２）「マトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し，前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読みだしモードを備える半導体記憶装置において，第１のモードでは選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容を外部に出力し，第２のモードでは選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容を外部に出力する制御手段を具備することを特徴とする半導体記憶装置」。（請求項３） 「マトリクス状に配列された複数のメモリセルと各列に対してデータを一時的に格納するデータレジスタとを有し，前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読み出しモードを備える半導体記憶装置において，前記半導体記憶装置を第１のモードに切り換えて，所定の列から順次データレジスタの内容を読み出し，前記半導体記憶装置を第２のモードに切り換えて，前記所定の列のアドレス以降に記憶された冗長メモリセルのデータを順次連続して読み出す制御装置とを具備することを特徴とする半導体記憶装置」。
(3)構成要件の分説ア本件特許発明１を構成要件に分説すると次のとおりである。Ａマトリクス状に配列された複数のメモリセルとＢ各列に対してデータを一時的に格納するデータレジスタとを有し，Ｃ前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読みだしモードＤを備える半導体記憶装置において，Ｅ選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容が外部に出力される第１のモードと，Ｆ選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容が外部に出力される第２のモードとＧを具備することを特徴とする半導体記憶装置イ本件特許発明２を構成要件に分説すると次のとおりである。Ｈマトリクス状に配列された複数のメモリセルとＩ各列に対してデータを一時的に格納するデータレジスタとを有し，Ｊ前記メモリセルの内の選択した行に並ぶページデータを前記データレジ スタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読み出しモードＫを備える半導体記憶装置において，Ｌ第１のモードでは選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容を外部に出力し，第２のモードでは選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容を外部に出力する制御手段Ｍを具備することを特徴とする半導体記憶装置ウ本件特許発明３を構成要件に分説すると次のとおりである。Ｎマトリクス状に配列された複数のメモリセルとＯ各列に対してデータを一時的に格納するデータレジスタとを有し，Ｐ前記メモリセルの内の選択した行に並ぶページデータを前記データレジスタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読み出しモードＱを備える半導体記憶装置において，Ｒ前記半導体記憶装置を第１のモードに切り換えて，所定の列から順次データレジスタの内容を読み出し，前記半導体記憶装置を第２のモードに切り換えて，前記所定の列のアドレス以降に記憶された冗長メモリセルのデータを順次連続して読み出す制御装置とＳを具備することを特徴とする半導体記憶装置(4)被告の行為被告は，平成１６年７月ころから別紙被告製品目録記載の半導体記憶装置（以下「被告製品」という）を韓国等から輸入し，我が国内で譲渡，貸渡。し又はその申出をしている。
(5)被告製品の構成被告製品の構成は，別紙被告製品説明書記載のとおりである。 ２本件は，本件特許権を有する原告が，被告に対し，被告製品は，本件特許発明１ないし３の技術的範囲に属し本件特許権を侵害すると主張して，特許法１００条に基づき，被告製品の譲渡等の差止め及び廃棄を請求するとともに，民法７０９条に基づき，損害賠償を請求する事案である。
３本件の争点(1)構成要件充足性(2)本件特許発明は特許無効審判により無効にされるべきものか否かア特許法３６条５項２号違反イ新規性欠如その１（乙第６号証と同一か）ウ新規性欠如その２（乙第７号証と同一か）(3)損害の発生及びその額第３争点に関する当事者の主張(1)１争点（構成要件充足性）について〔原告の主張〕(1)本件特許発明１の充足性ア被告製品は，別紙被告製品説明書によれば，次のような構成である。ａ行列状に配列された複数のメモリセルとｂ各列に対してデータを一時的に格納するページバッファとを有し，ｃこのメモリセルのうちの選択した行に並ぶページデータをこのページバッファに格納し，このページバッファ内のデータを順次外部に出力するシーケンシャルリードモードｄを備える半導体記憶装置において，ｅ選択された行の最終列まで読み出されると，次の行に切り換わり，列アドレスが０の位置から順次このページバッファの内容が外部に出力されるリードＡモードと，ｆ選択された行が切り換ると列アドレスが５１２の位置から順次このペー ジバッファの内容が外部に出力されるリードＣモードとｇを具備することを特徴とする半導体記憶装置イ対比()ア構成要件Ａについて被告製品の構成ａにいう行列状とは「マトリクス状」であるから，被告製品は構成要件Ａを充足する。()イ構成要件Ｂについて被告製品の構成ｂにいうページバッファは「データレジスタ」に該当するから，被告製品は構成要件Ｂを充足する。()ウ構成要件Ｃについて被告製品の構成ｃにいうシーケンシャルリードモードは「ページ読みだしモード」に該当するから，被告製品は構成要件Ｃを充足する。()エ構成要件Ｄについて被告製品は構成要件Ｄを充足する。()オ構成要件Ｅについて()上記アのとおり，メモリセルは行列状に配置されていることから列アドレスが０の位置は「第１の所定の列」に該当し，リードＡモードは「第１のモード」に該当する。したがって，被告製品は構成要件Ｅを充足する。()カ構成要件Ｆについて()上記アのとおり，メモリセルは行列状に配置されていることから列アドレスが５１２の位置は「第２の所定の列」に該当し，リードＣモードは「第２のモード」に該当する。したがって，被告製品は構成要件Ｆを充足する。()キ構成要件Ｇについて被告製品が構成要件Ｇを充足することは明らかである。
(2)本件特許発明２の充足性ア被告製品は，別紙被告製品説明書によれば，次のような構成である。ｈ行列状に配列された複数のメモリセルとｉ各列に対してデータを一時的に格納するページバッファとを有し，ｊこのメモリセルのうちの選択した行に並ぶページデータをこのページバッファに格納し，このページバッファ内のデータを順次外部に出力するシーケンシャルリードモードｋを備える半導体記憶装置において，ｌリードＡモードでは選択された行が切り換わると列アドレスが０の位置から順次このページバッファの内容を外部に出力し，リードＣモードでは選択された行が切り換わると列アドレスが５１２の位置から順次このページバッファの内容を外部に出力するアドレスレジスタ・カウンタ，行デコーダ及び列デコーダｍを具備することを特徴とする半導体記憶装置イ対比()ア構成要件ＨないしＫ及びＭについて被告製品の構成ｈないしｋ及びｍが，それぞれ構成要件ＨないしＫ及びＭを充足することは明らかである。()イ構成要件Ｌについて「制御手段」はおよそ制御を行う回路ならすべてを含むように理解されるので，念のため実施例を参酌して解釈すると，本件明細書の図面の中でも【図２】「の制御回路」，「カラムアドレスバッファ」，「カラムデコーダ」，「ロウアドレスバッファ」，「ロウデコーダ」等が「制御手段」の一例を表していることは明白である。したがって「制御手段」とは行アドレスや列アドレスを保持し，これを，カウントアップする機能と，これらアドレスによってメモリセル及びこれ に接続されたページバッファを選択する機能とを有する回路であるということになる。以上より，被告製品の構成ｌのアドレスレジスタ・カウンタ，行デコーダ及び列デコーダが「制御手段」に該当する。
(1)()前記イアのとおり，メモリセルは行列状に配置されていることから列アドレスが０の位置は「第１の所定の列」に，列アドレスが５１２の位置は「第２の所定の列」にそれぞれ該当する。したがって，被告製品は構成要件Ｌを充足する。
(3)本件特許発明３の充足性ア被告製品は，別紙被告製品説明書によれば，次のような構成である。ｎ行列状に配列された複数のメモリセルとｏ各列に対してデータを一時的に格納するページバッファとを有し，ｐこのメモリセルのうちの選択した行に並ぶページデータをこのページバッファに格納し，このページバッファ内のデータを順次外部に出力するシーケンシャルリードモードｑを備える半導体記憶装置において，ｒこの半導体記憶装置をリードＡモードに切り換えて，列アドレスが０の位置から順次ページバッファの内容を読み出し，半導体記憶装置をリードＣモードに切り換えて，列アドレスが５１２の位置以降に記憶された冗長メモリセルのデータを順次連続して読み出すアドレスレジスタ・カウンタ，行デコーダ及び列デコーダとｓを具備することを特徴とする半導体記憶装置イ対比()ア構成要件ＮないしＱ及びＳについて被告製品の構成ｎないしｑ及びｓが，それぞれ構成要件ＮないしＱ及びＳを充足することは明らかである。 ()イ構成要件Ｒについて被告製品における，列アドレスが５１２の位置以降に記憶された冗長メモリセルは「前記所定の列のアドレス以降に記憶された冗長メモリセル」，に該当する。したがって，被告製品の構成ｒが構成要件Ｒを充足することは明らかである。
(4)被告の主張に対する反論被告は，本件特許発明の発明の内容を把握することができないとして構成要件充足性を争っているが，これは実質上特許法３６条違反の問題に解消されるところ，被告の同条違反の主張が理由のないことは，後記２〔原告の主張〕のとおりである。個々の構成要件要素と被告製品の特徴とが一対一で対応する以上，充足性に欠けることはない。
〔被告の主張〕後記２〔被告の主張〕のとおり，本件特許発明にはその発明に必要不可欠な構成が記載されておらず，まとまりのある１つの技術思想としての発明を把握することができないから，特許発明の技術的範囲を確定することができない。したがって，被告製品は本件特許発明の技術的範囲に属するとはいえない。
(2)２争点ア（特許法３６条５項２号違反）について〔被告の主張〕(1)本件特許発明の特許請求の範囲には，その発明の解決課題・目的及び作用効果を達成するのに不可欠な構成が記載されておらず，まとまりのある１つの技術的思想として発明を把握することができないから，平成６年法律第１１６号による改正前の特許法３６条５項２号（特許を受けようとする発明の構成に欠くことのできない事項のみが記載されていること）に違反し，無効にされるべきものである。すなわち，本件明細書の【００１２】によれば，従来のメモリチップにおいては，メモリチップをハードディスクの代用として用いる場合に，各ページの 連続情報（すなわち，あるページの次にどのページを読むかについての情報。以下「ページ連続情報」という）のみを連続して読み出す必要性があったとこ。ろ，このような連続読み出しをする場合には，各ページの読み出し開始時に，このページ内におけるページ連続情報が記載されているセルのスタートアドレスを毎回入力する必要があり，そのため，メモリチップ制御システムの負担が重くなるという問題があったものである。また，本件明細書【００１３】によれば，従来の半導体メモリは，
①任意のアドレスからのページ単位連続読み出しが可能であったところ，
②このような連続読み出しをする場合には，
③各ページの読み出し開始時に，このページ内における上記任意の（所定の）スタートアドレスを毎回入力する必要があり，そのため，
④システムの効率が低下する問題があったものである。なお，上記【００１２】においては，連続読み出しをする対象となる情報は，ページ連続情報であることが明記されているのに対し，上記【００１３】では，連続読み出しの対象となる情報は「任意のアドレス」以降に記載された情報で，あり，ページ連続情報に限定されてはいない。しかし，この点を除けば，上記の両段落が述べていることは共通である。すなわち，従来の半導体記憶装置においては，各ページ内の任意のアドレス（スタートアドレス）以降に記載された情報のみを，各ページにわたって連続して読み出すことが可能であったところ，係る連続読み出しを行う場合には，各ページの読み出し開始時に，このページ内における上記任意の（所定の）アドレスを毎回入力する必要があり，そのため，システムの負担が重くなり，効率が低下するという問題点があったのであり，この問題点（連続読み出しの場合における，所定アドレス毎回入力の必要性）が本件特許発明の解決課題である。本件特許発明の効果は，連続読み出しの場合における，所定アドレス毎回入力の必要性を除去したことである旨記載されている。しかしながら，本件特許発明の特許請求の範囲の記載は，上記の本件特許発明の解決課題及び効果と全 く整合していない。つまり，本件特許発明の特許請求の範囲には，本件特許発明の上記解決課題が一切記載されていないし，同発明の上記効果を達成する技術的手段（解決手段）も一切記載されていない。このように，本件特許発明の特許請求の範囲には，本件特許発明が特許発明であるための必要不可欠な構成，すなわち，連続読み出しの場合における，所定アドレス毎回入力の必要性を除去するための技術的手段が記載されておらず，結局，この特許請求の範囲からは，本件特許発明は従来技術のどのような問題点をどのような手段で解決しようとしているのかを全く理解することができない。上記特許請求の範囲からは，まとまりのある１つの技術的思想として発明を把握することができないから，本件特許発明は，特許法３６条５項２号に違反して特許されたものであり，無効とされるべきことは明白である。
(2)原告の主張に対する反論ア原告は，本件特許発明の特許請求の範囲の「モード」，「第１のモード」，「第２のモード」という用語自体に，連続読み出しの場合における，所定アドレス毎回入力の必要性の除去及びこれを実現するための技術的手段が含意されていると主張するのかもしれない。しかしながら，特許請求の範囲における「モード」の説明は，例えば，本件特許発明１では「前記メモリセルの内の選択した行に並ぶページデータを，前記データレジスタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読み出しモード」，「選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容が外部に出力される第１のモード」，「選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容が外部に出力される第２のモードなどと記載されているにすぎず」，「モード」の機能についての上記記載から読み取れることは「各モードにおいて，任意，のアドレス以降の情報をデータレジスタを介して連続して読み出すことができる」というだけのことであって，これは要するに「連続読み出し」を表現， したものにほかならない。しかし「連続読み出し」は本件特許発明の前提事，項であり，むしろ，本件特許発明が発明であるか否かを決定づける事項は，このような「連続読み出し」の場合において，果たして，各ページの読み出し開始時にスタートアドレスを入力する必要があるのか否かということであり，さらに，どのような技術的手段を採用することにより，各ページごとにスタートアドレスを入力しないにもかかわらず，連続読み出しができるのかということである。しかし，これらの点を上記特許請求の範囲の記載から読み取ることは不可能である。原告は「モード，」，「第１のモード，あるいは「第２のモード」という用」語自体から，上記の各事項が読み取れると主張したいのかもしれないが，それは無謀である。そもそも「モード」という用語は，原告も認めるとおり，，「ある動作状態ないし方式」を示すものであって「その動作状態ないし方式，が具体的にいかなるものであるのか」を含意するものではないからである。もし，ある「モード」が具体的にいかなるものであるのかをクレームに表現したいのであれば，それは「モード」とは別の構成要件として，クレームに明確に記載しなければならないのであり，これを本件特許発明についていえば「所定アドレス毎回入力の必要性」を除去する技術的手段とはいかなるも，のであるのかが，特許請求の範囲に明確に記載されなければならないのである。イ原告は「モード」の修飾語としてクレームに記載されている「選択された，行が切り換ると第１（第２）の所定の列から順次前記データレジスタの内容が外部に出力される」との表現，特に「所定の列」という文言を拠り所とし，「所定の」とは「予め定まっている」という意味であり「予め列が定まって，いる」ということは「列のアドレスを入力する必要がない」ことを必然的に意味すると主張しているのかもしれない。しかし「所定の列」の意味については，本件明細書のどこにも定義がない， ところ「所定」という語の日本語の通常の意味及び「第１（第２）の所定の，列から順次前記データレジスタの内容が外部に出力される第１（第２）のモード」という記載からすると「ある特定のモードに対応するある特定の列」，といった漠然とした意味であると解するほかない。そして「ある特定の」と，いうのを「予め定まっている」と言い換えてみたとしても，そのことによって「各行（ページ）の読み出しを行う場合に，読み出し開始列アドレスを毎，回入力する必要がない」という結論が必然的に導かれるものではない。以上のとおり「所定の」という文言と「読み出し開始アドレスの毎回入力の必要，性の有無」との間には，何ら必然的な結びつきはなく「所定の」を「予め定，まっている」と言い換えてみても同じことである。したがって，クレームの「所定の」という文言に依拠して，本件特許発明には従来技術の問題点についての解決手段が備わっているという原告の主張が成り立つ余地はない。ウ仮に，原告の主張が，本件特許発明に「第１のモード」と「第２のモード」という「読み出し開始位置の異なる」２つのモードを設けることが記載されていることから「連続読み出しの場合における，所定アドレス毎回入力の必，要性」を除去するための技術的手段が特許請求の範囲に記載されているのと同視できるという趣旨であったとしても「第１のモード，」，「第２のモード」という２つのモードで，読み出し開始位置がそれぞれ異なっていたり，第２のモードに入ることで第２の所定カラムアドレスから読み出しが開始されるからといって，このことが当然に，ページが切り換わるたびに何度もカラムアドレスを入れ直す必要がなくなることを意味するものでない。すなわち，本件特許発明の解決課題は「連続読み出しの場合における，所定アドレス毎，回入力の必要性」であり，それは，たとえば，０列というカラムアドレスから読み出しを開始する連続読み出しを「第１のモード，５１２列というカラ」ムアドレスから読み出しを開始する連続読み出しを「第２のモード」と呼ぶとして，少なくともこの「第２のモード」の連続読み出しにおいて，各ペー ジごとに５１２列というスタートアドレスを入力する必要があったということが，本件特許発明が解決すべき従来技術の課題である。しかしながら，もし原告の主張のように，連続読み出しをする場合において，読み出し開始位置の異なる２つのモード（動作状態ないし方式）を設けることや，連続読み出しをする場合において，あるモード（第２のモード）では所定アドレス（５１２列）から読み出しが開始されることにより，必然的に，各ページごとに当該アドレスを入力する必要がなくなるなどといえるのであれば，本件特許発明の上記解決課題は存在しなかったことになり，同発明の前提が崩れ去ってしまうことになるはずである。したがって，本来，本件特許発明の特許請求の範囲には，所定のカラムアドレスからの「連続読み出し」を規定する「第１のモード」，「第２のモード」の要件とは別に，このような「連続読み出し」の場合において「所定アドレス毎回入力の必要性」を除去する技術的手段と，はいかなるものであるのかが，明確に記載されなければならない。しかし，実際には，かかる技術的手段は一切記載されていない。
〔原告の主張〕(1)本件特許発明は「モード」という概念を導入し「第１のモード」と「第２の，モード」とで，読み出し開始位置が（一方で，０カラム，他方で５１２カラムというように）異なっている点に特徴がある。つまり「第１の所定の列から順，次前記データレジスタの内容を外部に出力」する「第１のモード」と「第２の所定の列から順次前記データレジスタの内容を外部に出力」する「第２のモード」を設けている点に特徴がある。そのように構成すれば，読み出し開始位置が「第１の所定の列，」，「第２の所定の列」という具合に，あらかじめ定まるのであるから，ページが変わるごとにアドレスを何度も入力し直す手間が省けるのであって，この点に発明の新規性があることは明らかである。
(2)(2)前記〔被告の主張〕アについて被告は，原告の主張が，特許請求の範囲の「モード」，「第１のモード，ある」 いは「第２のモード」という用語自体に，連続読み出しの場合における，所定アドレス毎回入力の必要性の除去及びこれを実現するための技術的手段が含意されているという趣旨かもしれないなどと批判する。しかしながら，原告は「モード」という文言にすべてを読み込むなどという主張をしているのではなく「第１の所定の列から順次前記データレジスタの内，容を外部に出力」する「第１のモード」と「第２の所定の列から順次前記データレジスタの内容を外部に出力」する「第２のモード」という特許請求の範囲の各文言を基礎に，読み出し開始位置が，「第１の所定の列」，「第２の所定の列」という具合に，あらかじめ定まるのであるから，ページが変わるごとにアドレスを何度も入力し直す手間が省けると述べているのである。
(3)(2)前記〔被告の主張〕ウについて被告は，０列というカラムアドレスから読み出しを開始する連続読み出しを第１のモード，５１２列というカラムアドレスから読み出しを開始するという連続読み出しを第２のモードと呼ぶとして，少なくともこの第２のモードの連続読み出しにおいて，各ページごとに５１２列というスタートアドレスを入力する必要があったということが本件特許発明が解決すべき従来技術の課題であるなどと主張する。しかしながら，被告の上記主張は，チップの外部から０列や５１２列といったカラムアドレスを入力しながら読み出しを行う半導体記憶装置の利用方法こ（れは半導体記憶装置の機能ではなく，半導体記憶装置のユーザーが半導体記憶装置を利用する際の，利用方法であるにすぎない）を「第１のモード。」，「第２のモード」などと呼ぶと主張している点に誤りがある。原被告間で争いのない「モード」の定義は「ある動作状態ないし方式」であるが，半導体記憶装置のユーザーが利用するときの利用方法は半導体記憶装置の「ある動作状態ないし方式」とはいえない。
(2)３争点イ（新規性欠如その１）について 〔被告の主張〕(1)引用例１の内容IEEEJOURNALOF本件特許発明の特許出願前に頒布された刊行物である「SOLID-STATE CIRCUITS,VOL. sc-19, NO.6, DECEMBER 1984」（乙６。以下，乙第６号証に記載された発明を「引用例１」という）には，次の構成の半導体。記憶装置が記載されている（以下，記号に従って「構成ａ」などという’。）。ａ’６４Ｋ×１ダイナミックＲＡＭアレイと，ｂ’各列に対してデータを一時的に格納する高速２５６ビット・シフトレジスタとを有し，ｃ’ダイナミックＲＡＭアレイ内の行の情報を単一メモリ・サイクルで前記高速２５６ビット・シフトレジスタに転送して格納し，前記高速２５６ビット・シフトレジスタ内のデータをシリアル・アウトプット（ＳＯＵＴ）ピンを介して順次外部に出力する半導体記憶装置において，ｄ’セグメント又は“タップ”の選択に従って，所定の列（ビット００，ビット６４，ビット１２８，又はビット１９２）から順次前記高速２５６ビット・シフトレジスタの内容を外部に出力するｅ’ことを特徴とする半導体記憶装置(2)本件特許発明１との対比ア構成要件Ａについて引用例１の構成ａ’における「６４Ｋ×１ダイナミックＲＡＭアレイ」は，構成要件Ａにおける「マトリクス状に配列された複数のメモリセル」に該当する。したがって，同構成ａ’は構成要件Ａを充足する。イ構成要件Ｂについて引用例１の構成ｂ’における「高速２５６ビット・シフトレジスタ」は，ダイナミックＲＡＭアレイの一行分の２５６ビットのデータを各列に対応して一時的に格納しているから，構成要件Ｂにおける「データレジスタ」に該 当する。したがって，同構成ｂ’は構成要件Ｂを充足する。ウ構成要件Ｃ及びＤについて引用例１には，ＤＲＡＭ中の行の情報は単一メモリ・サイクルでレジスタに転送されること及び２５６ビットの情報をＤＲＡＭの選択された行からシフトレジスタへ転送させることが記載されているから（訳文２頁の１行ないP.999し６行，２１行ないし２４行。英文左欄下から８行ないし２行，右欄下から１５行ないし１１行，引用例１の構成ｃ’における「ダイナミックＲ）ＡＭアレイ内の行の情報を単一メモリ・サイクルで前記高速２５６ビット・シフトレジスタに転送して格納し」は，構成要件Ｃにおける「前記メモリセル内の選択した行に並ぶページデータを前記データレジスタに格納し」に該，当する。さらに，乙第６号証には，シリアル・アウトプット（ＳＯＵＴ）のピンはデータをシフトレジスタの外にシフトさせると記載されており（訳文３頁の５ないし７行，２５６ビットのデータは行単位（ページ単位）で順次）出力されていることは明らかである。したがって，引用例１の構成ｃ’における「前記高速２５６ビット・シフトレジスタ内のデータをシリアル・アウトプット（ＳＯＵＴ）ピンを介して順次外部に出力する半導体記憶装置において」は，構成要件Ｃにおける「前，記データレジスタ内のデータを順次外部に出力するページ読みだしモードを備える半導体記憶装置において」に該当する。以上から，同構成ｃ’は構成，要件Ｃ及びＤを充足する。エ構成要件Ｅ及びＦについてP.1003乙第６号証（訳文９頁の６行ないし１５行。英文左欄下から４行ないし右欄９行）によれば，２５６ビットのシフトレジスタは４つのカスケード接続された６４ビットのセグメントに分割されており，２ビットのバイナリコード（００，０１，１０，１１）によって各セグメント又は“タップ”の選択が行なわれる。そして，バイナリコードが００のときの読み出しを第 １のモードとし，バイナリコードが１１のときの読み出しを第２のモードとすると，第１のモードのときには，第１の所定の列（ビット００）からビット２５５までのすべてのシフトレジスタの内容がビット００から順次外部に出力され，第２のモードのときには，第２の所定の列（ビット１９２）からビット２５５までの６４ビットのシフトレジスタの内容がビット１９２から順次外部に出力される。そして，これらの読み出しはＤＲＡＭアレイ内のすべての行について行なわれる。したがって，引用例１の構成ｄ’における「セグメント又は“タップ”の選択に従って」は，バイナリコードが００のときには，構成要件Ｅにおける「第１のモード」を設定し，バイナリコードが１１のときには構成要件Ｆにおける「第２のモード」を設定することに該当する。そして，シフトレジスタのビット００の位置が構成要件Ｅにおける「第１の所定の列」に，ビット１９２の位置が構成要件Ｆにおける「第２の所定の列」に，それぞれ該当する。また，ＤＲＡＭアレイ内の各行ごとのデータを行単位（ページ単位）でシフトレジスタへ順次転送して格納することは，構成要件Ｅ，Ｆにおける「選択された行が切り換る」に該当する。したがって，同構成ｄ’は，構成要件Ｅ及びＦを充足する。オ構成要件Ｇについて引用例１の構成ｅ’が構成要件Ｇを充足することはいうまでもない。カ以上のとおり，引用例１は，構成要件ＡないしＥをいずれも充足する構成を有し，本件特許発明１と同一であるから，同発明は新規性を欠く。
(3)本件特許発明２との対比ア構成要件Ｈ，Ｉ，Ｊ，Ｋ及びＭについて引用例１の構成ａ，同ｂ，同ｃ’及び同ｅ’が本件特許発明２の構成’’(2)要件Ｈ，Ｉ，Ｊ，Ｋ及びＭをそれぞれ充足することは，上記と同様で ある。イ構成要件Ｌについて構成要件Ｌには「制御手段」という用語があるが，特許請求の範囲には，その具体的な内容について何らの限定もなく，単に，同要件に定められた「第１のモード」，「第２のモード」という動作を実現するための手段という意味しかないから，これらの要件に定める動作と同じ動作をすることを示す引用例１の構成ｄ’には，かかる動作を実現するための制御手段が実質的に開示されているものと認められる。ウ以上のとおり，引用例１は，構成要件ＨないしＭをいずれも充足する構成を有し，本件特許発明２と同一であるから，本件特許発明２は，新規性を欠く。
(4)本件特許発明３との対比ア構成要件Ｎ，Ｏ，Ｐ，Ｑ及びＳについて引用例１の構成ａ，同ｂ，同ｃ’及び同ｅ’が，本件特許発明３の構’’(2)成要件Ｎ，Ｏ，Ｐ，Ｑ及びＳをそれぞれ充足することは，上記におけるのと同様である。イ構成要件Ｒについて構成要件Ｒでは「第２のモード」において読み出しを開始する列は「第，，１のモード」において読み出しを開始する列である「所定の列」のアドレス以降の列であるとの限定が付されている。構成要件ＦとＬにおいては「第２のモード」において読み出されるデータ，の内容については何ら限定が付されていないのに対し構成要件Ｒでは，，，「冗長メモリセルのデータ」との限定が付されている。ただし，構成要件Ｒにいう「冗長メモリセル」の意味するところについては，特許請求の範囲の記載からは明らかでなく，また，本件明細書の発明の詳細な説明においても「冗，長メモリセル」，「冗長メモリセルのデータ」の意味内容を定義した記載はな いところ，本件明細書には「冗長メモリセル，」，「冗長メモリセルのデータ」に関して【００１０【００１１【００１８【００２１【００３８【０，】】】】】０３９【００４０】に記載されており，以上の記載によれば，構成要件Ｒに】いう「冗長メモリセル」は，ページの連続情報や，ページの書換え回数を格納するために使用されるメモリ領域に限定されたものではなく，データ構造がＡ＋Ｂで構成されている場合に，Ｂの構造のデータが格納されたメモnnnリ領域をも含むものとされているのであるから「冗長メモリセルのデータ」，にも特段の限定がないことが明らかである。したがって，構成要件Ｒにいう「第２のモード」における「冗長メモリセルのデータ」は，結局のところ，何ら限定が付されていないということになる。そうすると，構成要件Ｒは，実質的にみて，構成要件Ｅ，Ｆ及びＬと何ら異なるものではなく，あえて相違点を挙げれば，構成要件Ｒの「第２のモード」では，構成要件Ｅ，Ｆ及びＬとは異なり，読み出し開始列のアドレスが，「第１のモード」の読み出し開始列のアドレスよりも後ろにあるということにすぎない。以上の検討を踏まえ，引用例１の構成ｄ’と本件特許発明３の構成要件Ｒとを対比すると，構成ｄ’では，バイナリコードが１１の「第２のモード」では，ビット１９２からビット２５６までの領域に格納されているデータがＢの構造のデータとして順次連続して読み出される。そうすると，ビットn１９２からビット２５６までのメモリ領域は，構成要件Ｒにいう「冗長メモリセル」に該当し，この領域に記憶されたデータは「冗長メモリセルのデータ」に該当する。また，構成ｄ’における第２のモードで読み出されるデータは，所定の列のアドレス（ビット００）以降に記憶されたデータであり，このデータは順次連続して読み出されているから，構成ｄ’においても，引用例１の半導体記憶装置を第１のモードに切り換えて，所定の列から順次データレジスタの 内容を読み出し，半導体記憶装置を第２のモードに切り換えて，前記所定の列のアドレス以降に記憶された冗長メモリセルのデータを順次連続して読み出していることになる。したがって，構成ｄ’は構成要件Ｒを充足する。なお，構成要件Ｒには「制御装置」という用語があるが，その具体的な内容について何らの限定もなく，単に，同要件に定められた「第１のモード，」「第２のモード」という動作を実現するための手段という意味しかないから，これらの要件に定める動作と同じ動作をすることを示す構成ｄ’には，かかる動作を実現するための制御装置が実質的に開示されているものと認められる。ウ以上のとおり，引用例１は，構成要件ＮないしＳをいずれも充足する構成を有し，本件特許発明３と同一であるから，同発明は新規性を欠く。
(5)原告の主張に対する反論原告は，引用例１においては，行を切り換えるために新たな行アドレスを入力する必要があるとともに，行が切り換わった都度，当該行の読み出し開始列アドレスを入力する必要もあるとして，この点において，引用例１は，本件特許発明の「第１のモード」，「第２のモード」を備えていないと主張する。しかし，本件特許発明の「第１のモード」，「第２のモード」という要件は，行が切り換わった場合において新たな行の読み出し開始列アドレスを入力する必要があるか否かとは無関係な要件であり「読み出し開始列アドレスの入力を必要と，しない方式」に限定されるものではない。したがって「読み出し開始列アドレ，ス入力の必要性」を根拠として，引用例１と本件特許発明とを区別することはできないから，本件特許発明は新規性を欠く。
(6)以上により，本件特許発明１ないし３はいずれも新規性を欠くから，特許法１０４条の３第１項により，本件特許権を行使することは許されない。
〔原告の主張〕 (1)引用例１には，次のとおり，本件特許発明の構成要件Ｅ，Ｆ，Ｌ及びＲが記載されていないから，本件特許発明と同一とはいえない。ア引用例１の内容引用例１の半導体メモリは，行アドレスを切り換えるごとに「２ビットの，バイナリコード（タップ列アドレスであって，列アドレスの一種である）を」毎回入力し，その後，指定された列アドレスから順次データを出力するものである。つまり，引用例１には，本件特許発明の従来技術と同一の技術が開/RAS示されている。ここで，とは「行アドレス・ストローブ信号」をいい，この信号がハイレベルからロウレベルに変化したときに，行アドレスが入力/CASされ，それに応じて行が切り換わる。とは「列アドレス・ストローブ信号」をいい，この信号がハイレベルからロウレベルに変化したときに，列アドレスが入力され，それに応じて指定された列アドレスから読み出しが開始される。引用例１のメモリは/RAS①行アドレス切り換え（がロウになるとき）/CAS②列アドレス入力（がロウになるとき）（行アドレスの切り換えごとに毎回行う）③データの順次出力という動作系列をたどる。/CASさらに，乙第６号証には「タップ選択は……がローとなるとき最上位２つのカラムアドレスピンに印加される２ビットコードによって制御される」と記載されていることから，タップ選択を行いつつ，そのタップ列アド。レスからデータを出力する場合には，/RAS①行アドレス切り換え（がロウになるとき）/CAS②タップ列アドレス入力（がロウになるとき）（行アドレスが切り換わるたびに毎回行う） ③データの順次出力という動作系列をたどる。例えば「０ビットからシフト・アウト」する場合には，列アドレス０の二進表現であるところの０００００００の上位２ビッ/CASトである００をの立ち下がりで入力し「６４ビットからシフト・アウ，ト」する場合には，列アドレス６４の二進表現であるところの０１００００/CAS０の上位２ビットである０１をの立ち下がりで入力し「１２８ビット，からシフト・アウト」する場合には，列アドレス１２８の二進表現である１/CAS００００００の上位２ビットである１０をの立ち下がりで入力し「１，９２ビットからシフト・アウト」する場合には，列アドレス１９２の二進表現である１１０００００の上位２ビットである１１を入力する。そして，００，０１，１０，１１からなるタップ列アドレスは，行が切り換わった後に入力される列アドレスそのものである。イしたがって，引用例１には「選択された行が切り換ると第１の所定の列か，ら順次前記データレジスタの内容が外部に出力される第１のモード（構成要」件Ｅ），「選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容が外部に出力される第２のモード（構成要件Ｆ）が記載されてい」ない。当然のことながら，引用例１においては，毎回行アドレス及びタップ列アドレスを入力する必要があり「連続読み出しの場合における，所定アドレス，毎回入力の必要性」という課題は全然解決されていない。
(2)被告の主張に対する反論ア被告は，構成ｄ’に関し，セグメント又はタップの選択にしたがって，所定の列（ビット００，ビット６４，ビット１２８，又はビット１９２）から順次前記高速２５６ビット・シフトレジスタの内容を外部に出力するなどと述べているが，誤りである。正しくは，行アドレスを毎回入力し行を切り換え，その都度，常に，タッ プ列アドレスを毎回入力することによって，所定の列（ビット００，ビット６４，ビット１２８，又はビット１９２）から順次前記高速２５６ビット・シフトレジスタの内容を外部に出力する，というべきである。イ被告は，バイナリコードが００のときの読み出しを第１のモードとし，バイナリコードが１１のときの読み出しを第２のモードとするなどと述べているが，誤りである。引用例１では，行アドレスを切り換えるごとに，列アドレスを毎回入力しなければならないのであるから，これを「第１のモード」，「第２のモード」などと呼ぶことはできないことは明らかである。
(2)４争点ウ（新規性欠如その２）について〔被告の主張〕(1)本件特許発明の特許出願前に頒布された刊行物である特開昭６２－２９８０９５号公報（乙７。以下，乙第７号証に記載された発明を「引用例２」という。）には，次の構成の半導体記憶装置が記載されていることが明らかである（以下，記号の順序に従って「構成ａ」などという。”）ａ”マトリクス状に配列されたメモリアレイ（Ｍ－ＡＲＹ）と，ｂ”各列に対してデータを一時的に格納するデータ出力バッファ（ＤＯＢ）とを有し，ｃ”前記メモリアレイ（Ｍ－ＡＲＹ）内の選択した行に並ぶページデータを前記データ出力バッファ（ＤＯＢ）に格納し，前記データ出力バッファ（ＤＯＢ）内のデータを順次外部に出力するページ読み出しモードを備える半導体記憶装置において，ｄ”８ビット単位でデータビット（Ｄ０～Ｄ７）のページデータを順次前記データ出力バッファ（ＤＯＢ）から外部に出力する第１のモードと，書き込み状態を記録する情報ビット（ＳＢ）の内容をアドレス＄０００から順次連続して前記データ出力バッファ（ＤＯＢ）から外部に出力する第２の モードとを具備するｅ”ことを特徴とする半導体記憶装置。
(2)本件特許発明１との対比ア構成要件Ａについて構成ａ”における「メモリアレイ（Ｍ－ＡＲＹ）」は構成要件Ａにおける「マトリクス状に配列された複数のメモリセル」に該当する。したがって，構成ａ”は構成要件Ａを充足する。イ構成要件Ｂについて構成ｂ”における「データ出力バッファ（ＤＯＢ」は，メモリアレイ（Ｍ）－ＡＲＹ）の１行分の９ビットのデータを各列に対応して一時的に格納しているから構成要件Ｂにおける「データレジスタ」に該当する。したがって，構成ｂ”は構成要件Ｂを充足する。ウ構成要件Ｃ及びＤについて乙第７号証の第１図及び４頁右下欄１７行ないし５頁左上欄１１行，５頁左上欄１７行ないし同右上欄２行の記載によれば，データは行ごとに８ビット単位でデータ出力バッファ（ＤＯＢ）に書き込み／読み出しが行なわれているから，構成ｃ”における「前記メモリアレイ（Ｍ－ＡＲＹ）内の選択した行に並ぶページデータを前記データ出力バッファＤＯＢに格納し（），」，は構成要件Ｃにおける「前記メモリセル内の選択した行に並ぶページデータを前記レジスタに格納し，」に該当する。そして，データ出力バッファ（ＤＯＢ）に転送されたデータは行単位で順次外部に出力されているから，構成ｃ”における「前記データ出力バッファ（ＤＯＢ）内のデータを順次外部に出力するページ読み出しモードを備える半導体記憶装置において」は，構成要件Ｃ，及びＤにおける「前記データレジスタ内のデータを順次外部に出力するページ読み出しモードを備える半導体記憶装置において」に該当する。，以上より，構成ｃ”は構成要件Ｃ及びＤを充足する。 エ構成要件Ｅ及びＦについて乙第７号証の第１図及び４頁右下欄１７行ないし５頁左上欄１１行，５頁左上欄１７行ないし同右上欄２行の記載によれば，メモリアレイ（Ｍ－ＡＲＹ）は８ビット分がデータとして，残り１ビット分が書き込み状態を記録する情報ビット（ＳＢ）として利用されている。そして，通常のデータ読み出(1)しとして，上記８ビット単位での読み出しが行なわれるとともに，上記ｄ”に記載されたように，ＥＰＲＯＭに対して別のデータを書き込む場合には，アドレス＄０００から情報ビット（ＳＢ）のみの読み出しが順次連続して行われる。したがって，８ビット単位で行データを読み出すのを「第１のモード」とし，情報ビット（ＳＢ）を読み出すのを「第２のモード」とすると「第１の，モード」のときには，第１の所定の列であるビットＤ０からビットＤ７までのすべてのメモリアレイ（Ｍ－ＡＲＹ）の行単位の情報が，データ出力バッファ（ＤＯＢ）から順次外部に出力される。また「第２のモード」のときに，は，第２の所定の列であるビットＳＢの情報がデータ出力バッファ（ＤＯＢ）を介して順次連続して外部に出力される。そして，これらの読み出しは，選択された行が切り換わるごとにすべての行について行なわれる。したがって，構成ｄ”における「８ビット単位でデータビット（Ｄ０～Ｄ７）のページデータを順次前記データ出力バッファ（ＤＯＢ）から外部に出力する第１のモード」は，構成要件Ｅにおける「選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容が外部に出力される第１のモード」に該当する。また，構成ｄ”における「書き込み状態を記録する情報ビット（ＳＢ）の内容をアドレス＄０００から順次連続して前記データ出力バッファ（ＤＯＢ）から外部に出力する第２のモード」は，構成要件Ｆにおける「選択された行 が切り換ると第２の所定の列から順次前記データレジスタの内容が外部に出力される第２のモード」に該当する。したがって，構成ｄ”は構成要件Ｅ及びＦを充足する。オ構成要件Ｇについて構成ｅ”が構成要件Ｇを充足することはいうまでもない。カ以上のとおり，引用例２は，構成要件ＡないしＧをいずれも充足する構成を有し，本件特許発明１と同一であるから，同発明は新規性を欠く。したがって，特許法１０４条の３第１項により，本件特許権を行使することは許されない。
(3)本件特許発明２との対比ア構成要件Ｈ，Ｉ，Ｊ，Ｋ及びＭについて引用例２の構成ａ，同ｂ，同ｃ”及び同ｅ”が本件特許発明２の構成””(2)要件Ｈ，Ｉ，Ｊ，Ｋ及びＭをそれぞれ充足することは，上記と同様である。イ構成要件Ｌについて(2)上記エと同様の理由で，上記構成ｄ”における「８ビット単位でデータビット（Ｄ０～Ｄ７）のページデータを順次前記データ出力バッファ（ＤＯＢ）から外部に出力する第１のモード」は，構成要件Ｌにおける「第１のモードでは選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容を外部に出力し」に該当する。また，構成ｄ”における「書き込み状態を記録する情報ビット（ＳＢ）の内容をアドレス＄０００から順次連続して前記データ出力バッファ（ＤＯＢ）から外部に出力する第２のモード」は，構成要件Ｌにおける「第２のモードでは選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容を外部に出力する」に該当する。なお，構成要件Ｌには「制御手段」という用語があるが，その具体的な内 容について何らの限定もなく，単に，同要件に定められた「第１のモード，」「第２のモード」という動作を実現するための手段という意味しかないから，これらの要件に定める動作と同じ動作をすることが記載された構成ｄ”には，かかる動作を実現するための制御手段が実質的に開示されているものと認められる。ウ以上のとおり，引用例２は，構成要件ＨないしＭをいずれも充足する構成を有し，本件特許発明２と同一であるから，同発明は新規性を欠く。
(4)本件特許発明３との対比ア構成要件Ｎ，Ｏ，Ｐ，Ｑ及びＳについて引用例２の構成ａ，同ｂ，同ｃ”及び同ｅ”が本件特許発明３の構成””(2)要件Ｎ，Ｏ，Ｐ，Ｑ及びＳをそれぞれ充足することは，上記と同様である。イ構成要件Ｒについて(2)上記エと同様の理由で，構成ｄ”における「８ビット単位でデータビット（Ｄ０～Ｄ７）のページデータを順次前記データ出力バッファ（ＤＯＢ）から外部に出力する第１のモード」は，構成要件Ｒにおける『前記半導体記憶装置を第１のモードに切り換えて，所定の列から順次データレジスタの内容を読み出し」に該当する。，また，構成ｄ”における「書き込み状態を記録する情報ビット（ＳＢ）の内容をアドレス＄０００から順次連続して前記データ出力バッファ（ＤＯＢ）から外部に出力する第２のモード」は，構成要件Ｒにおける「前記半導体記憶装置を第２のモードに切り換えて，前記所定の列のアドレス以降に記憶された冗長メモリセルのデータを順次連続して読み出す」に該当する。ここで，書き込み状態を記録する情報ビット（ＳＢ）が「冗長メモリセル」に該当することは明らかである。なお，構成要件Ｒには「制御装置」なる用語があるが，その具体的な内容 について何らの限定もなく，単に，同要件に定められた「第１のモード」，「第２のモード」という動作を実現するための手段という意味しかないから，これらの要件に定める動作と同じ動作をすることが記載された構成ｄ”には，かかる動作を実現するための制御装置が実質的に開示されているものと認められる。ウ以上のとおり，引用例２は，構成要件ＮないしＳをいずれも充足する構成を有し，本件特許発明３と同一であるから，同発明は新規性を欠く。
(5)以上により，本件特許発明１ないし３はいずれも新規性を欠くから，特許法１０４条の３第１項により，本件特許権を行使することは許されない。
〔原告の主張〕引用例２には，本件特許発明の構成要件Ｃ，Ｅ，Ｆ，Ｊ，Ｌ，Ｐ及びＲが記載されていないから，本件特許発明と同一とはいえない。すなわち，引用例２のデータ出力バッファ（ＤＯＢ）は「選択した行に並ぶ，ページデータ」を「格納」するのではないし「前記ページデータ出力バッファ，（ＤＯＢ）内のデータを順次外部に出力する」のでもないし（９個のデータ出力バッファ（ＤＯＢ）のうち８ビットは同時に入出力される。），ページ読み出し方式も採用していない。加えて「順次前記データレジスタの内容が外部に出，力される」ような「モード」も存在しない（順次出力されるのではないから当然である。情報ビット（ＳＢ）の内容を出力する出力バッファは１個しかない）ので（あるいは，１ビット読み出しごとにアドレスを毎回入力するので「順次）連続して」出力するものでもない。以上のとおり，引用例２は本件特許発明とは全く無関係である。本件特許発明との共通点はただひとつ「マトリクス状に配列された複数のメモリセル」を，有するという点のみである。
(3)５争点（損害の発生及びその額）について〔原告の主張〕 (1)本件特許発明の相当な実施料率は１パーセントである。
(2)被告における平成１６年７月から同年９月末日までの被告製品の売上げは１億３３８６万６８４２円であり，平成１６年１０月から平成１７年６月末日までの被告製品の売上げは６億５０３４万３４８６円である。
(3)よって，被告が支払うべき実施料相当損害金の額は，平成１６年７月から同年９月末日までの分が１３３万８６６８円であり，平成１６年１０月から平成１７年６月末日までの分が６５０万３４３５円である。
〔被告の主張〕(1)(2)上記〔原告の主張〕及びはいずれも認め，その余は争う。
第４ 争点に対する判断
(1)１争点（構成要件充足性）について(1)本件特許発明の特許請求の範囲は，前記第２の１(2)のとおりであり，本件明細書には発明の詳細な説明として，以下の記載がある（甲６。）(2)ア産業上の利用分野（頁左欄９行ないし１１行【０００１）】本発明は半導体記憶装置に関する。特に，電気的にデータの書換えが可能な不揮発性半導体メモリに関する。イ従来の技術()ア電気的に記憶データを消去し，新たなデータを再書込みできるＲＯＭはＥＥＰＲＯＭ……として知られている。このＥＥＰＲＯＭは，記憶内容を消去するときＥＰＲＯＭとは異なり紫外線を用いる必要がない，。従って，ボード上に実装した状態のままで電気的にデータの消去，書換えを行うことができる。このため，使いやすく，各種制御用機器用やメ(2)モリカード用等として用いられる（頁左欄１３行ないし２２行【０００２】）。()イ近年，特に大容量化に適したＥＥＰＲＯＭとしてＮＡＮＤセル構造を有するＥＥＰＲＯＭが開発されている。このＮＡＮＤセルタイプのＥ ＥＰＲＯＭの特徴は，以下の通りである。すなわち，データの書込み，消去に当って，従来のＮＯＲタイプのメモリセルと異なり，ホットエレクトロンの注入を必要としない。書込み，消去は，トンネル効果によって行っている。このため，メモリセルに流れる電流が少ない。したがっ(2)て，ページ単位でのデータの書換えが可能である（頁左欄２３行ないし３１行【０００３】）。()ウこのＮＡＮＤタイプのＥＥＰＲＯＭはメモリセルサイズが小さいため安価であり，大容量のハードディスクの代わりに使用される。このＮＡＮＤタイプのＥＥＰＲＯＭで連続データ読み出しを行う場合，１ページの最終番地（最終ページ内アドレス）まで７０ｎｓｅｃでシリアル読み出しを行った後に次のデータを読み出すために１０μｓｅｃのランダム読み出しを行う必要があるため，システムで読み出しアドレスが１ページの最終番地か監視して，メモリからのデータ読み出しタイミングを制御する必要があった。このためメモリ制御方法が複雑でありメモリ制御専用チップを必要とするという問題があった。これらの問題を解決するため，外部制御信号に応答してチップ内部の内部アドレスをインクリメントし，１ページの最終アドレスまで読み出した後はチップに内蔵されたタイマーによる制御で自動的にランダム読み出し行う機能を付加したＮＡＮＤタイプのＥＥＰＲＯＭが，……出願された特願平３－７７９２２０１に詳細に開示されている。一般にハードディスクの記憶データは５１２バイト単位で管理されており，この５１２バイト単位のデータはディスク内の任意の位置に記憶される。このため５１２バイト以上のデータを記憶しておくためには，この５１２バイト単位のデータの連続情報を記憶しておく必要がある。ＮＡＮＤタイプのＥＥＰＲＯＭをハードディスクの代わりに使用する場合，カラム方向のビット数を５１２バイト（４Ｍビット）で構成して上記連続情報を冗長メモリセル（２バイ トに記憶することにより１度のランダム読み出しで５１２バイト１），（セクター）の情報と次のセクターアドレス（ページアドレス情報）をデ(3)ータレジスタに読み込むことが可能となる（頁左欄２８行ないし同頁右欄７行【００１０】）。()エ一般的にハードディスクではデータの配置情報を得るため各ページの連続情報のみを連続して読み出す必要があり，メモリチップをハードディスクの代わりに使用する場合も各ページの連続情報のみを読み出す必要がある。しかしながら上記のような改良されたＮＡＮＤタイプＥＥＰＲＯＭの場合，各ページのページ連続情報を読み出すたびに冗長セルのスタートアドレスを入力する必要があり，メモリチップを制御するシステムの負担(4)が重くなるという問題があった（頁左欄２行ないし１０行【００１２】）。ウ発明が解決しようとする課題()ア従来の任意アドレスからのページ単位連続読み出し可能な半導体メモリにおいて，ページ内の所定アドレスからページ最終アドレスまでのデータを連続したページについて読み出す場合，各ぺージ読み出し開始時に前記ページ内所定アドレスを毎回入力する必要があり，システムの効率が低(4)下する問題があった（頁左欄１１行ないし１８行【００１３】）。()イ本発明はこのような点に鑑みてなされたものであり，その目的は前記ページ内所定アドレスを管理することなく，ページ内所定アドレスからページ内最終アドレスまでの各ページデータを連続して読み出せる半導体メ(4)モリを得ることにある（頁左欄１９行ないし２３行【００１４】）。
(4)エ作用（頁右欄１２行ないし２３行【００１７】）。本発明による半導体記憶装置は，ページ内の第一の所定カラムアドレスからそのページの最終アドレスまでのデータを連続したページについて読み出せるとともに，ページ内の第二の所定カラムアドレスからそのページの最終 アドレスまでのデータを連続したページについて読み出すことが可能である。このためデータ構造が第一のデータと第二のデータの和の形となっているデータの集合を記憶する場合に，第一のデータと第二のデータの和のデータ集合を連続して読み出せるとともに，第二のデータのみの集合を連続して読み出すことも可能となり，半導体記憶装置を用いたシステムの効率を向上させることができる。
(10)オ発明の効果（頁右欄１１行ないし１６行【００４１）】本発明によれば，所定カラムアドレスより上位のカラムアドレスで選択されるメモリセルブロックのデータをページ毎に連続して読み出す場合に，ページアドレスが変化するたびに読み出し開始アドレスを入力する必要がなく，メモリチップを制御するシステムを簡単に構成可能な不揮発性半導体メモリを実現できる。
(2)構成要件の解釈特許発明の技術的範囲は，特許請求の範囲の記載に基づいて定められ（特許法７０条１項，特許請求の範囲に記載された用語の意味は，明細書の記載及び）図面を考慮して解釈する（同条２項。明細書に特許請求の範囲に記載された）用語に関する特別な説明や定義が存在しない場合には，当業者が理解する一般的な意味として解釈すべきである。ア本件特許発明における「マトリクス状」の意義「マトリクス状」とは「行列状」を意味するものである（広辞苑第５，版２５２１頁。）イ本件特許発明における「データレジスタ」の意義特許請求の範囲（構成要件Ｂ，Ｉ及びＯ）には「各列に対してデータ，を一時的に格納するデータレジスタ」と，同Ｃ，Ｊ及びＰには「前記メモ，リセルの内の選択した行に並ぶページデータを前記データレジスタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読み出しモード」 と，同Ｅ，Ｆ，Ｌ及びＲには「所定の列から順次前記データレジスタの内，容が外部に出力される「所定の列から順次前記データレジスタの内容を外部」に出力し「所定の列から順次データレジスタの内容を読み出し」と記載され」ている。以上の記載に，特許請求の範囲（構成要件Ａ，Ｄ，Ｈ，Ｋ，Ｎ及びＱ）の記載から上記「各列」とは半導体記憶装置のマトリクス状に配列された複数のメモリセルの列をいうものであると認められることを併せ考慮すると，本件特許発明にいう「データレジスタ」とは，半導体記憶装置のマトリクス状に配列された複数のメモリセルの各列に対してデータないし上記メモリセルの選択した行に並ぶページデータにつき，その内容を順次外部に出力するために，一時的に格納するものと解される。ウ本件特許発明における「ページ読み出しモード」の意義特許請求の範囲（構成要件Ｃ，Ｊ及びＰ）には「前記メモリセルの内，の選択した行に並ぶページデータを前記データレジスタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読み出しモード」と記載されているから「ページ読み出しモード」とは，データレジスタ内のデータ，を順次外部に出力するものである。そして「モード」とは「ある動作状，，態ないし方式」を意味するものであることは当事者間に争いがないから，「ページ読み出しモード」とは，メモリセルのうちの選択した行に並ぶページデータをデータレジスタに格納し，データレジスタ内のデータを順次外部に出力する動作状態ないし方式である。エ本件特許発明における「第１のモード」及び「第２のモード」の意義特許請求の範囲（構成要件Ｅ及びＦ）には「選択された行が切り換ると，第１の所定の列から順次前記データレジスタの内容が外部に出力される第１のモードと，」「選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容が外部に出力される第２のモードと，同Ｌには「第１の」， モードでは選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容を外部に出力し，第２のモードでは選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容を外部に出力する制御手段，同Ｒには「前記半導体記憶装置を第１のモードに切り換えて，所定の」，列から順次データレジスタの内容を読み出し，前記半導体記憶装置を第２のモードに切り換えて，前記所定の列のアドレス以降に記憶された冗長メモリセルのデータを順次連続して読み出す制御装置と」と記載されている。そし(1)て，本件明細書（甲６）には，上記のとおり，従来技術では，連続データ読み出しを行う場合，データの配置情報を得るため各ページの連続情報(4)のみを連続して読み出す必要があり（頁左欄２行ないし４行００１２【】），各ぺージ読み出し開始時に前記ページ内所定アドレスを毎回入力する必要が(4)あったところ（頁左欄１５行ないし１８行【００１３】），本件特許発明の作用として「ページ内の第一の所定カラムアドレスからそのページの最終，アドレスまでのデータを連続したページについて読み出せるとともに，ページ内の第二の所定カラムアドレスからそのページの最終アドレスまでのデー(4)タを連続したページについて読み出すことが可能である」こと（頁右欄１２行ないし１７行【００１７）が記載されている。】以上の記載に上記「モード」の定義を併せ考慮すると「第１のモード」と，は，選択された行が切り換わると，ページ内所定アドレスを各ページ読み出し開始時に毎回入力することなく，自動的に，第１の所定の列から順次データレジスタの内容が外部に出力される動作状態ないし方式であり「第２のモ，ード」とは，同様に，選択された行が切り換わると，ページ内所定アドレスを各ページ読み出し開始時に毎回入力することなく，自動的に，第２の所定の列から順次データレジスタの内容が外部に出力される動作状態ないし方式をいうものと解される。オ本件特許発明２における「制御手段」の意義 特許請求の範囲（構成要件Ｌ）には「第１のモードでは選択された行が，切り換ると第１の所定の列から順次前記データレジスタの内容を外部に出力し，第２のモードでは選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容を外部に出力する制御手段」と記載されているから，ここでいう「制御手段」とは，第１のモード及び第２のモードにおいて，選択された行が切り換わるとそれぞれの所定の列から順次前記データレジスタの内容を外部に出力する手段を意味するものである。本件明細書（甲６）の実施例では，図４が第１のモードの動作の説明であ(5)り（頁左欄１９行ないし右欄９行【００１９【００２０】】），図５が第２(5)(6)のモードの動作の説明であるところ（頁右欄１０行ないし頁左欄１２行【００２１】），これらの動作を制御しているのは，図２の本件特許発明の実施例を表わしたブロック図に示された「制御回路」，「カラムアドレスバッファ」，「カラムデコーダ」，「ロウアドレスバッファ」，「ロウデコーダ」等である。そして，図２については「本発明を適用した不揮発性半導体のブ，ロック系統図で，Ｉ／Ｏピン１１１から入力されたカラムアドレスＡ０～Ａ８はカラムアドレスバッファ回路１０５で記憶され，またロウアドレスＡ９～Ａ１８はロウアドレスバッファ回路１０７で記憶される。またこの不揮発性半導体装置の読み出し，書き込み，消去の各モードの制御は，Ｉ／Ｏピンから入力されたコマンドコードをコマンドデコーダ１０９でデコードすることにより行われる。Ｉ／Ｏピン１１１の入／出力モード切り換えと入力データのアドレス／コマンドデータの識別は，それぞれの入力ピンから入力される外部制御信号ＣＬＥ，ＮＣＥ，ＮＷＥ，ＡＬＥ，ＮＲＥ，ＮＷＰにより行われる。また制御回路からはチップがアクセス可能か，不可能かを示す信号がＲｅａｄｙ／Ｂｕｓｙピンを介して外部に出力され(4)る（」頁右欄３３行ないし４７行【００１８）と説明され，また，図】７は「カラムアドレスＡ０～Ａ８，ロウアドレスＡ９～Ａ１８で構成さ， れる本発明の４Ｍビットの不揮発性半導体メモリにおいて，内部アドレス」(6)の動作を説明するためのアドレスバッファ回路の回路図を示す（頁右欄６行ないし１０行【００２３）ものであるが，図７の回路構成につい】て「本実施例ではランダム読み出し後にカラム読み出し開始番地が０番，地に設定される第一の読み出しモードでは内部制御信号ＥＸは”Ｌ”レベル，またカラム読み出し開始番地が５１２番地に設定される第二の読み出しモードでは内部制御信号ＥＸがＨレベルとなるよう構成されている” ”。第一の読み出しモードでは内部制御信号ＥＸは”Ｌ”レベルであるから，アドレス入力モードで負論理のアドレスラッチ制御信号ＬＰ１が出力されると，アドレスバッファ回路ＡＢＵＦ８Ｅには”Ｌ”レベルの内部アドレス信号がラッチされ，アドレスバッファ回路の出力信号Ａ８ＥＳは”Ｌ”。」(8)レベルに，またＡ８ＥＳＢは”Ｈ”レベルに設定される（頁左欄４７行ないし右欄９行【００３２）と説明され，さらに「第二の読み出】，しモードでは内部制御信号ＥＸは”Ｈ”レベルとなっているから，アドレス入力モードで負論理のアドレスラッチ制御信号ＬＰ１が出力されると，アドレスバッファ回路ＡＢＵＦ８Ｅには”Ｈ”レベルの内部アドレス信号がラッチされ，アドレスバッファ回路の出力信号Ａ８ＥＳは”Ｈ”レベルに，またＡ８ＥＳＢは”Ｌ”レベルに設定される。このためアドレス入力モードでＮ番地を指定すると内部カラムアドレスは５１２＋Ｎ番地を指定することになる。言い替えれば第二の読み出しモードでＮ番地を指定する」(9)と冗長メモリセルブロック内のＮ番地を指定したことになる（頁左欄４４行なし右欄４行【００３７）と説明されている。これらの記載によ】れば，結局「制御手段」とは，第１のモード及び第２のモードにおいて，，行アドレスや列アドレスを記憶，保持し，カウントアップする機能と，これらのアドレスによってメモリセル及びこれに接続されたデータレジスタとを選択する機能等を有する回路によって実現される，選択された行が切 り換わるとそれぞれの所定の列から順次前記データレジスタの内容を外部に出力する手段を指すものと認められる。カ本件特許発明３における「制御装置」について特許請求の範囲（構成要件Ｒ）には「前記半導体記憶装置を第１のモー，ドに切り換えて，所定の列から順次データレジスタの内容を読み出し，前記半導体記憶装置を第２のモードに切り換えて，前記所定の列のアドレス以降に記憶された冗長メモリセルのデータを順次連続して読み出す制御装置」と記載されているから，ここでいう「制御装置」とは，モードを第１のモード又は第２のモードにそれぞれ切り換えて，切り換えた後に各モードにおいて所定の列から順次データレジスタの内容を読み出す制御装置である。
(3)被告製品における本件特許発明１の充足性ア被告製品の構成被告製品が以下の構成を有していることは，当事者間に争いがない。ａ行列状に配列された複数のメモリセルとｂ各列に対してデータを一時的に格納するページバッファとを有し，ｃこのメモリセルの内の選択した行に並ぶページデータをこのページバッファに格納し，このデータレジスタ内のデータを順次外部に出力するシーケンシャルリードモードｄを備える半導体記憶装置において，ｅ選択された行の最終列まで読み出されると，次の行に切り換わり，列アドレスが０の位置から順次このページバッファの内容が外部に出力されるリードＡモードと，ｆ選択された行が切り換わると列アドレスが５１２の位置から順次このページバッファの内容が外部に出力されるリードＣモードとｇを具備することを特徴とする半導体記憶装置イ対比 ()ア構成要件Ａについて別紙被告製品説明書によれば，被告製品の構成ａのとおり，複数のメモリセルは「行列状」に配列されている。構成要件Ａの「マトリクス状」も行列状を意味するから，被告製品は構成要件Ａを充足する。()イ構成要件Ｂについて別紙被告製品説明書によれば，被告製品の構成ｂにいうページバッファとは，ＮＡＮＤフラッシュメモリアレイから読み出された１行分のデータ（１ページ分のデータ）を一時的に保持する動作をするものである。したがって，ページバッファは，半導体記憶装置のマトリクス状に配列された複数のメモリセルの各列に対してデータを一時的に格納する役割を果たすものと同義であり「データレジスタ」に該当するから，被告製品，は構成要件Ｂを充足する。()ウ構成要件Ｃについて別紙被告製品説明書によれば，被告製品の構成ｃにいうシーケンシャルリードモードは，リードＡモードとリードＣモードの上位概念であり，構成ｃにあるとおり，メモリセルのうちの選択した行に並ぶページデータをページバッファに格納し，そのデータを順次外部に出力するものであるから，メモリセルのうちの選択した行に並ぶページデータをデータレジスタに格納し，データレジスタ内のデータを順次外部に出力する動作状態ないし方式と同義であり「ページ読みだしモード」に該当するから，被告製品，は構成要件Ｃを充足する。()エ構成要件Ｄについて被告製品の構成ｄ（半導体記憶装置）が構成要件Ｄを充足することは明らかである。()オ構成要件Ｅについて被告製品の構成ｅのとおり，リードＡモードは，選択された行の最終列 まで読み出されると，次の行に切り換わり，列アドレスが０の位置から順次このページバッファの内容が外部に出力されるモードである。別紙被告製品説明書によれば，リードＡモードは，１ページの最終列まで読み出した後，次に移行する列アドレスは，次ページの０列であるような読み出しモードのことであり，その読み出し動作は，同説明書の図４のとおりであり，行が切り換わるたびに所定アドレスを各ページ読み出し開始時に毎回入力することなく，自動的に順次ぺージデータが外部に出力されるというものである。そして，メモリセルは行列状に配置されていることから列アドレスが０の位置は「第１の所定の列」に該当する。したがって，リードＡモードは，選択された行が切り換わると，ページ内所定アドレスを各ページ読み出し開始時に毎回入力することなく，自動的に，第１の所定の列から順次データレジスタの内容が外部に出力される動作状態ないし方式と同義であり「第１のモード」に該当するから，被告製品は構成要件Ｅを充，足する。()カ構成要件Ｆについて被告製品の構成ｆのとおり，リードＣモードは，選択された行が切り換わると列アドレスが５１２の位置から順次このページバッファの内容が外部に出力されるモードである。別紙被告製品説明書によれば，リードＣモードは，１ページの最終列まで読み出した後，次に移行する列アドレスは，次ページの５１２列であるような読み出しモードのことであり，その読み出し動作は，同説明書の図５のとおりであり，行が切り換わるたびに所定アドレスである５１２列を各ページ読み出し開始時に毎回入力することなく，自動的に順次ページデータが外部に出力されるというものである。そして，メモリセルは行列状に配置されていることから列アドレスが５１２の位置は「第２の所定の列」に該当する。したがって，リードＣモードは，選択された行が切り換わると，ページ内所定アドレスを各ページ読み出し 開始時に毎回入力することなく，自動的に，第２の所定の列から順次データレジスタの内容が外部に出力される動作状態ないし方式と同義であり，「第２のモード」に該当するから，被告製品は構成要件Ｅを充足する。()キ構成要件Ｇについて被告製品の構成ｇ（半導体記憶装置）が構成要件Ｇを充足することは明らかである。ウ以上のとおり，被告製品は本件特許発明１の技術的範囲に属する。
(4)被告製品における本件特許発明２の充足性ア被告製品の構成被告製品が以下の構成を有していることは，当事者間に争いがない。ｈ行列状に配列された複数のメモリセルとｉ各列に対してデータを一時的に格納するページバッファとを有し，ｊこのメモリセルのうちの選択した行に並ぶページデータをこのページバッファに格納し，このページバッファ内のデータを順次外部に出力するシーケンシャルリードモードｋを備える半導体記憶装置において，ｌリードＡモードでは選択された行が切り換わると列アドレスが０の位置から順次このページバッファの内容を外部に出力し，リードＣモードでは選択された行が切り換わると列アドレスが５１２の位置から順次このページバッファの内容を外部に出力するアドレスレジスタ・カウンタ，行デコーダ及び列デコーダｍを具備することを特徴とする半導体記憶装置イ対比()(3)()()()ア上記イアないしエ及びキの認定と同様，被告製品の構成ｈ，ｉ，ｊ，ｋ及びｍはそれぞれ構成要件Ｈ，Ｉ，Ｊ，Ｋ及びＭを充足する。()イ被告製品の構成ｌのとおり，リードＡモードでは選択された行が切り 換わると列アドレスが０の位置から順次このページバッファの内容を外部に出力し，リードＣモードでは選択された行が切り換わると列アドレスが５１２の位置から順次このページバッファの内容を外部に出力しているのは，アドレスレジスタ・カウンタ，行デコーダ及び列デコーダである。別紙被告製品説明書によれば，それらは，被告製品の回路構成の一部であり，被告製品の回路は①Ｉ／Ｏバッファ・ラッチ回路②アドレスレジスタ・カウンタ，，，
③コマンドインターフェース論理回路，
④コマンドレジスタ，
⑤書込・消去・読出制御回路高電圧発生回路⑥ＮＡＮＤフラッシュメモリセルアレイ，，，
⑦行デコーダ，
⑧ページバッファ，
⑨キャッシュレジスタ，
⑩列デコーダ等のブロックから構成されており，その機能は図２記載のとおりである。それによれば上記被告製品の回路が第１のモード及び第２のモードにおいて，，，行アドレスや列アドレスを記憶，保持し，カウントアップする機能と，これらのアドレスによってメモリセル及びこれに接続されたページバッファとを選択する機能等を有する回路であり，これによって実現される，選択された行が切り換わるとそれぞれの所定の列から順次前記データレジスタの内容を外部に出力する手段が「制御手段」に該当するから，被告製品は構成要件Ｌを充足する。ウ以上のとおり，被告製品は本件特許発明２の技術的範囲に属する。
(5)被告製品における本件特許発明３の充足性ア被告製品の構成被告製品が以下の構成を有していることは，当事者間に争いがない。ｎ行列状に配列された複数のメモリセルとｏ各列に対してデータを一時的に格納するページバッファとを有し，ｐこのメモリセルのうちの選択した行に並ぶページデータをこのページバッファに格納し，このページバッファ内のデータを順次外部に出力するシーケンシャルリードモード ｑを備える半導体記憶装置において，ｒこの半導体記憶装置をリードＡモードに切り換えて，列アドレスが０の位置から順次ページバッファの内容を読み出し，半導体記憶装置をリードＣモードに切り換えて，列アドレスが５１２の位置以降に記憶された冗長メモリセルのデータを順次連続して読み出すアドレスレジスタ・カウンタ，行デコーダ及び列デコーダとｓを具備することを特徴とする半導体記憶装置イ対比()(3)()()()ア上記イアないしエ及びキの認定と同様，被告製品の構成ｎ，ｏ，ｐ，ｑ及びｓはそれぞれ構成要件Ｎ，Ｏ，Ｐ，Ｑ及びＳを充足する。()イ被告製品の構成ｒのとおり，被告製品は，半導体記憶装置をリードＡモードに切り換えて，列アドレスが０の位置から順次ページバッファの内容を読み出し，半導体記憶装置をリードＣモードに切り換えて，列アドレスが５１２の位置以降に記憶された冗長メモリセルのデータを順次連続して読み出すアドレスレジスタ・カウンタ，行デコーダ及び列デコーダを有しているから，この５１２の位置以降に記憶された冗長メモリセルが「前記所定の列のアドレス以降に記憶された冗長メモリセル」に該当することは明らかである。
(2)そして，前記カ認定のとおり，構成要件Ｒの「制御装置」とは，モードを第１のモード又は第２のモードにそれぞれ切り換えて，切り換えた後に各モードにおいて所定の列から順次データレジスタの内容を読み出す制御(4)()装置であるから，前記イイ認定と同様に，上記構成ｒにおいて，リードＡモード又はリードＣモードにそれぞれ切り換えた後の「データを順次連続して読み出すアドレスレジスタ・カウンタ，行デコーダ及び列デコーダ」が，構成要件Ｒの「制御装置」に該当することは明らかである。したがって，被告製品は，構成要件Ｒを充足する。 ウ以上のとおり，被告製品は本件特許発明３の技術的範囲に属する。
(2)２争点ア（特許法３６条５項２号違反）について(1)平成６年法律第１１６号による改正前の特許法３６条５項は「第３項第，４号の特許請求の範囲の記載は，次の各号に適合するものでなければならない」と規定し，同項２号（以下「特許法旧３６条５項２号」という）は，。「特許を受けようとする発明の構成に欠くことができない事項のみを記載した項（以下「請求項」という）に区分してあること」と規定している。。。したがって，特許請求の範囲には，発明の構成に欠くことができない事項，すなわち当該発明の技術的課題を解決するために必要不可欠な技術的事項を記載することにより，発明の構成要件のすべてを記載すべきものである。
(2)(1)前記１において認定したとおり，本件明細書（甲６）によれば，従来技術では，連続データ読み出しを行う場合，データの配置情報を得るため各(4)ページの連続情報のみを連続して読み出す必要があり（頁左欄２行ないし６行【００１２】），また，各ぺージ読み出し開始時に前記ページ内所定アドレス(4)を毎回入力する必要があり，システムの効率が低下する問題があったこと（頁左欄１５行ないし１８行【００１３】），そこで，本件特許発明が解決しようとする課題は「前記ページ内所定アドレスを管理することなく，ページ内所，定アドレスからページ内最終アドレスまでの各ページデータを連続して読み出(4)せる半導体メモリを得ること（」頁左欄２０行ないし２３行【００１４）】であり，その作用として「ページ内の第一の所定カラムアドレスからそのペー，ジの最終アドレスまでのデータを連続したページについて読み出せるとともに，ページ内の第二の所定カラムアドレスからそのページの最終アドレスまでのデ」(4)ータを連続したページについて読み出すことが可能（頁右欄１２行ないし１７行【００１７）であって，その効果は「データをページ毎に連続して読】，み出す場合に，ページアドレスが変化するたびに読み出し開始アドレスを入力する必要がなく，メモリチップを制御するシステムを簡単に構成可能」にする (10)（頁右欄１３行ないし１６行【００４１）というものである。】このように，本件特許発明の目的は，連続読み出しの場合において，所定アドレスを毎回入力する必要をなくすことにあり，その課題を解決するための手段が，本件特許発明１ないし３の特許請求の範囲の構成をとることである（甲(4)６の頁左欄２５行ないし同頁右欄１０行【００１５【００１６】】）。すなわち，例えば，本件特許発明１の構成要件Ｅの「選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容が外部に出力される第１のモード」という記載は，上記従来技術，発明が解決しようとする課題，発明の目的，作用及び効果を考慮すれば「第１のモード」という構成をとることによっ，て，ページアドレスが変化するたびに，毎回アドレスを入力する必要がなく，自動的に，第１の所定の列から順次データレジスタの内容が外部に出力されるモードと解される「第２のモード」についても，同様である。このことは，本。件特許発明２及び３においても，同様である。したがって，本件特許発明は「第１のモード」及び「第２のモード」という，構成をとることによって，連続読み出しの場合において，所定アドレスを毎回入力する必要をなくすことを実現できるという，１つのまとまった技術思想を表したものと把握することが可能であるから「特許を受けようとする発明の構，成に欠くことができない事項」のみが記載されているものであり，特許法旧３６条５項２号に違反するということはできない。
(3)被告は，本件特許請求の範囲には，所定のカラムアドレスからの「連続読み出し」を規定する「第１のモード」，「第２のモード」の要件とは別に，このような「連続読み出し」の場合において「所定アドレス毎回入力の必要性」を除，去する技術的手段が明確に記載されなければならないところ，かかる技術的手段が一切記載されていないと主張する。確かに，具体的構成については特許請求の範囲に記載はないが，本件特許発明は「第１の所定の列から順次前記データレジスタの内容を外部に出力」する， 「第１のモード」と「第２の所定の列から順次前記データレジスタの内容を外部に出力」する「第２のモード」という特許請求の範囲の各文言を基礎に，読み出し開始位置が「第１の所定の列，」，「第２の所定の列」という具合に，あらかじめ定まっていることに大きな意味がある。そして，そのために，どのようなモード設定をするかについても，本件明細書（甲６）の実施例に関しては，例えば「第１のモード」については，図４，図１１の動作を行うものであるこ，と及びその動作につき【００１９】【００２０】【００３２】ないし【００３６】に詳細に説明されており，また「第２のモード」についても，図５，図１２の，動作を行うものであること及びその動作につき【００２１【００３７】に詳細】に説明されており，当業者が実施できる程度に説明されているというべきであるから，かかる具体的な技術手段が特許請求の範囲に記載されていなくても，特許請求の範囲の記載に欠けるところはないというべきである。したがって，この点に関する被告の主張は理由がない。
(2)３争点イ（新規性欠如その１）について(1)引用例１の内容IEEEJOURNALOFSOLID-STATE本件特許の出願前に頒布された「CIRCUITS,VOL. sc-19, NO.6, DECEMBER 1984」（乙６）には，次の記載がある。ア「ビデオ・アプリケーション用同時シリアルとランダム・モード・アクセP.999ス付き高速デュアルポート・メモリ」（訳文１頁の４行ないし５行。英文表題）イ「概要オンチップの２５６ビットの高速シフトレジスタにインターフェイスされた６４Ｋ×１ＮＭＯＳのダイナミックＲＡＭが説明されている。このデバイスにおいてメモリの選択された行からシフトレジスタへ，２５６ビットの並列転送を通常のＲＡＳサイクルタイムで行うことができる。」（訳文P.999１頁の９行ないし１３行。英文左欄上から１行ないし１２行）ウ「この論文は，６４Ｋ×１ダイナミックＲＡＭと高速２５６ビット・シフ トレジスタを同一チップ上に組合わせた，マルチポート・ビデオ・メモリと称する新しいメモリ・デバイスについて説明する。ＤＲＡＭ中の行の情報は単一メモリ・サイクルでレジスタに転送され，デバイスに印加される別のクロック信号によりビデオ・ディスプレイヘシリアルにシフトして出力されP.999る。」（訳文２頁の１行ないし６行。英文左欄下から８行ないし２行）エ「転送モードの場合，ＲＡＳ，ＣＡＳ，Ｒ／Ｗ，及びアドレスは２５６ビットの情報をＤＲＡＭの選択された行からシフトレジスタへ，又は逆の方向へパラレルに転送させるための制御及びアドレス情報を提供する。」（訳文２P.999頁の２１行ないし２４行。英文右欄下から１５行ないし１１行）「図１．オンチップの２５６ビットのシフトレジスタにインターフェースされたＤＲＡＭアレイとランダムとシリアル回路を操作するのに必要であるコントロール信号を示したマルチポート・ビデオ・メモリの基本的なブロックP.1000Fig.線図（訳文３頁図１とその説明。英文」１及びその説明）オ「非同期モードでは，シフト・クロック（ＳＣＬＫ）ピンの制御下で，シリアル・インプット（ＳＩＮ）とシリアル・アウトプット（ＳＯＵＴ）のピンは，データをシフトレジスタ中に，あるいはシフトレジスタの外にそれぞP.1000れシフトさせる。」（訳文３頁の５行ないし７行。英文左欄上から７行ないし１０行）カ「シフトレジスタは，図示の如く，４つのカスケード接続された６４ビットのセグメントに分割されており，カラム（列）アドレスの最上位２ビットによって与えられる２ビットのバイナリコードによってＳＯＵＴに接続されP.1000るセグメントが選択される。」（訳文４頁の６行ないし９行。英文左欄下から２行ないし右欄２行）キ「図３．転送読み取り操作とその後の同時と非同期ＤＲＡＭ書き込みとシリアル・シフトサイクルを示すタイミング図。２５６ビットの情報はメモリの行からシフト・レジスタへ転送され，順次にシフトアウトされる。 レジスタから出る最初のビットはＲＡＳの立ち上がりによりトリガーされるその後全てのビットはＳＣＬＫインプットによりレジスタを通って。，，P.1002レジスタから外に伝送される。」（訳文６頁の３図とその説明。英文Fig.3及びその説明）。ク「２５６ビットシフトレジスタは実際には，４つのカスケード接続された６４ビットシフトレジスタにより構成されている。レジスタセグメントは，それぞれＳＩＮとＳＯＵＴのピンでデバイスから，又はデバイスヘインターリーブされた２つの３２ビットのレジスタセクションとして実現されている。各セグメント又は“タップ”選択は，シフトレジスタの転送サイクル中に，ＣＡＳがローとなるとき最上位２つのカラムアドレスピンに印加される２ビットコードによって制御される。この２ビットが００なら，２５６ビットのすべてが，ビット００からシフト・アウトできる。バイナリ０１なら，１９２ビットがビット６４からシフト・アウトできる。バイナリ１０なら，１２８ビットがビット１２８からシフト・アウトできる。バイナリ１１なら，最後の６４ビットが１９２ビットのところからシフト・アウトできる。」（訳文P.1003９頁の６行ないし１５行。英文左欄下から４行ないし右欄９行）(2)よって，引用例１には，ビデオ用のデュアルポートメモリであって，２ビットコードで指定することによりシフトレジスタからの読み出し開始位置を４通りに選択可能にした半導体記憶装置が記載されていることが認められ，その構成は次のとおりである。ａ’６４Ｋ×１ダイナミックＲＡＭアレイと，ｂ’各列に対してデータを一時的に格納する高速２５６ビット・シフトレジスタとを有し，ｃ’ダイナミックＲＡＭアレイ内の行の情報を単一メモリ・サイクルで前記高速２５６ビット・シフトレジスタに転送して格納し，前記高速２５６ビット・シフトレジスタ内のデータをシリアル・アウトプット（ＳＯＵＴ） ピンを介して順次外部に出力する半導体記憶装置において，ｄ’セグメント又は“タップ”の選択に従って，所定の列（ビット００，ビット６４，ビット１２８，又はビット１９２）から前記高速２５６ビット・シフトレジスタの内容を外部に出力するｅ’ことを特徴とする半導体記憶装置(3)本件特許発明１との対比ア構成要件Ａについて引用例１の構成ａ’における「６４Ｋ×１ダイナミックＲＡＭアレイ」は，構成要件Ａにおける「マトリクス状に配列された複数のメモリセル」に該当する。よって，引用例１に構成要件Ａは開示されている。イ構成要件Ｂについて引用例１の構成ｂ’における「高速２５６ビット・シフトレジスタ」は，ダイナミックＲＡＭアレイの１行分の２５６ビットのデータを各列に対応して一時的に格納しているから，構成要件Ｂにおける「データレジスタ」に該当する。よって，引用例１に構成要件Ｂは開示されている。ウ構成要件Ｃ及びＤについて引用例１には，ＤＲＡＭ中の行の情報は単一メモリ・サイクルでレジスタに転送されること及び２５６ビットの情報をＤＲＡＭの選択された行からシ(1)フトレジスタへ転送させることが記載されているから（前記ウ，エ，引）用例１の構成ｃ’における「ダイナミックＲＡＭアレイ内の行の情報を単一メモリ・サイクルで前記高速２５６ビット・シフトレジスタに転送して格納し」は，構成要件Ｃにおける「前記メモリセル内の選択した行に並ぶページデータを前記データレジスタに格納し」に該当する。さらに，引用例１には，シリアル・アウトプット（ＳＯＵＴ）のピンはデータをシフトレジスタの外(1)にシフトさせると記載されており（前記オ，２５６ビットのデータは行）単位（ページ単位）で順次出力されていることは明らかである。 したがって，引用例１の構成ｃ’における「前記高速２５６ビット・シフトレジスタ内のデータをシリアル・アウトプット（ＳＯＵＴ）ピンを介して順次外部に出力する半導体記憶装置において」は，構成要件Ｃにおける「前記データレジスタ内のデータを順次外部に出力するページ読みだしモードを備える半導体記憶装置において」に該当する。よって，引用例１に構成要件Ｃ及びＤは開示されている。エ構成要件Ｅ及びＦについて(2)前記１エで認定したとおり，本件特許発明１の構成要件Ｅの「選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容が外部に出力される第１のモード」という記載は「第１のモード」という構成を，とることによって，ページアドレスが変化するたびに，毎回アドレスを入力する必要がなく，自動的に，第１の所定の列から順次データレジスタの内容が外部に出力されるモードと解され「第２のモード」についても，同様であ，る。一方，引用例１では，メモリの動作は，ロウアドレス，２ビットのバイナリコード，カラムアドレスの順にアドレスが入力され，２ビットのバイナリコードによって読み出される先頭アドレスが決定する構成を採用していると認められる。そして「シフトレジスタは，図示の如く，４つのカスケード接，続された６４ビットのセグメントに分割されており，カラム（列）アドレスの最上位２ビットによって与えられる２ビットのバイナリコードによってＳ(1)ＯＵＴに接続されるセグメントが選択され（前記」カ），「各セグメント又は“タップ”選択は，シフトレジスタの転送サイクル中に，ＣＡＳがローとなるとき最上位２つのカラムアドレスピンに印加される２ビットコードによ(1)って制御される。」（前記ク）というのであるが，引用例１では，行が切り換わるごとに，再び２ビットのバイナリコードを入力しないとは記載されていないから，行が切り換わるたびに読み出し位置の指定を行わない方式が開 示されているとは断定できない。したがって，引用例１は，ページアドレスが変化するたびに，毎回アドレスを入力する必要がなく，自動的に，第１の所定の列から順次データレジスタの内容が外部に出力されるモードである「第１のモード」及び「第２のモード」を備えているとはいえず，結局，この点で，上記構成ｄ’は，構成要件Ｅ及びＦと相違する。オ構成要件Ｇについて引用例１の構成ｅ’は構成要件Ｇと一致する。カ以上のとおり，引用例１は，本件特許発明１と構成要件Ａ，Ｂ，Ｃ，Ｄ及びＧにおいて一致するが，構成要件Ｅ及びＦにおいて相違する。
(4)本件特許発明２及び３について(3)上記と同様の理由により，引用例１の構成ｄ’は，構成要件Ｌ及びＲと一致しない。
(5)以上により，本件特許発明が引用例１により新規性を欠如するとの被告の主張は理由がない。
(2)４争点ウ（新規性欠如その２）について(1)引用例２の内容本件特許の出願前に頒布された特開昭６２－２９８０９５号公報（乙７）には，次の記載がある。ア「この発明は，半導体記憶装置に関するもので，例えば，……ＥＰＲＯＭ……装置に利用して有効な技術に関するものである（１頁右欄１行ないし７」行）イ「上記ＥＰＲＯＭ装置においては，その書き込みに際して，既に書き込みデータが存在するエリアに書き込みを行うと，多重書き込みによって前のデータ及び新たに書き込むデータの双方が実質的に破壊されてしまう。そこで，その内容を読み出してどのエリアまで書き込みが行われているか否かを調べ るとことが考えられる。しかしながら，例えば全ビットが論理“１（フロー”ティングゲートに電荷が存在しない状態）のような書き込みデータが存在することがあるため，上記の読み出し（全ビット論理“１）を持って直ちに空”きエリアと判定できない。したがって，それぞれのＥＰＲＯＭ装置毎に書き込みの記録を残して置く必要がありその記録管理が面倒になる（１頁右欄１」６行ないし２頁左上欄９行）ウ「この発明の目的は，空きエリアを簡単に識別できる機能を持つ半導体記憶装置を提供することにある（２頁左上欄１５行ないし１７行）」エ「問題点を解決するための手段〕……電気的な書き込が行われるプログラ〔マブルＲＯＭに，書き込みデータに対応して，その書き込済を示す情報ビットを格納するエリアを設けるものである（２頁右上欄１行ないし７行）」オ「発明の効果〕……単位のデータに対してその書き込済を記録する情報ビ〔ットを付加して書き込みを行うことによって，その情報ビットの読み出しによって書き込み済のメモリエリアを容易に検索することができる。」（６頁右上欄１３行ないし１６行）カ「この実施例では，例えば８ビットの単位でのデータの保持が行われる場合，上記メモリアレイＭ－ＡＲＹ，センスアンプＳＡ及びデータ出力バッファＤＯＢ，データ入力バッファＤＩＢは，９個から構成される。上記９個の各回路のうち，８個の各回路を用いて上記８ビットの単位でのデータ書き込み／読み出しが行われる。そして，残り１個のメモリアレイＭ－ＡＲＹ，センスアンプＳＡ及びデータ出力バッファＤＯＢ，データ入力バッファからなる回路は，書き込み状態を記録する情報ビットとして利用される。すなわち，上記構成の９個の各回路を用いて９ビットの単位での書き込みを行う場合，８ビット分がデータとし，残り１ビット分が書き込み状態を記録する情報ビットとして論理“０”が書き込まれる。」（４頁右下欄１７行ないし５頁左上欄１１行） キ「第２図には，上記実施例のＥＰＲＯＭ装置の書き込み状態を示すメモリマップ図が示されている。例えば，ＥＰＲＯＭが４０９６×９ビットの記憶容量を持つ場合，そのアドレスは，１６進法で表現すると，＄０００（０）から＄ＦＦＦ（４０９６）までのアドレス空間を持つものとされる。」（５頁左上欄１７行ないし同右上欄２行）ク「したがって，次に上記ＥＰＲＯＭに対して別のデータを書き込むとき，読み出しモードとしてアドレス＄０００から順に上記情報ビットＳＢの読み出しを行う。そして，その情報ビットＳＢが論理“１”を判定し，空きエリアの先頭アドレスを知ることができる。」（５頁右上欄１３行ないし１８行）ケ「単位のデータに対してその書き込み済を記録する情報ビットを付加して，書き込みを行うことによって，その情報ビットの読み出しによって書き込み済のメモリエリアを容易に検索することができる。」（５頁右下欄１３行ないし１７行）(2)本件特許発明との対比アよって，引用例２には，データの書き込まれていない空きエリアを簡単に探し出せるようにすることを目的として，メモリ・アレイ内に書き込みデータに対応して，その書き込み済みを示す情報ビットを格納するエリアを設ける構成が記載され，実施例には，９ビット単位に１ビットの情報ビットを設け，情報を書き込むとともに，情報ビット（ＳＢ）に「０」を書き込み，情報ビットが「１」となっているエリアを探すことにより空きエリアを容易に判定できるようにする構成が開示されている。
(1)イしかしながら，上記カの「８ビットの単位でのデータの保持が行われる場合，上記メモリアレイＭ－ＡＲＹ，センスアンプＳＡ及びデータ出力バッファＤＯＢ，データ入力バッファＤＩＢは，９個から構成される。上記９個の各回路のうち，８個の各回路を用いて上記８ビットの単位でのデータ書き込み／読み出しが行われる。」（４頁右下欄１７行ないし５頁左上欄３行）と の記載からすると，引用例２の構成は，センスアンプ（ＳＡ，データ出力バ）ッファ（ＤＯＢ）及び外部端子（Ｉ／Ｏ）をそれぞれ９個ずつ有しており，９個のデータ出力バッファのうち，８ビットは同時に出力されていると認められ（第１図参照，少なくとも，データを順次出力する構成を有していない）と解される。そうすると，引用例２は，そもそも，ぺージデータ出力バッファ内のデータを順次外部に出力するものとはいえず，本件特許発明１の構成要件Ｃ，本件特許発明２の構成要件Ｊ，本件特許発明３の構成要件Ｐの構成と一致しない。したがって，引用例２は「データレジスタ内のデータを外部，に出力する」ことを前提とする本件特許発明１の構成要件Ｅ及びＦ，本件特許発明２の構成要件Ｌ並びに本件特許発明３の構成要件Ｒの構成とも一致しない。
(3)以上により，本件特許発明が引用例２により新規性を欠如するとの被告の主張は理由がない。
(3)５争点（損害の発生及びその額）について(1)以上のとおり，被告製品は本件特許発明の技術的範囲に属し，本件特許は無効にされるべきものとは認められないから，被告の行為は，原告の本件特許権を侵害する。そして，特許法１０３条により，被告は，その侵害行為について過失があったものと推定されるから，これにより原告が被った損害を賠償すべきである。
(2)平成１６年７月から同年９月末日までの損害ア本件特許発明の相当な実施料率が１パーセントであること，被告における平成１６年７月から同年９月末日までの被告製品の売上げは１億３３８６万６８４２円であることは当事者間に争いがない。イよって，特許法１０２条３項により受けるべき金銭の額は，１３３万８６６８円と認めるのが相当である。133,866,8420.011,338,668×＝ (3)平成１６年１０月から平成１７年６月末日までの損害ア本件特許発明の相当な実施料率が１パーセントであること，被告における平成１６年１０月から平成１７年６月末日までの被告製品の売上げは６億５０３４万３４８６円であることは当事者間に争いがない。イよって，特許法１０２条３項により受けるべき金銭の額は，６５０万３４３５円と認めるのが相当である。650,343,4860.016,503,435×＝(4)以上のとおり，被告は，原告に対し，合計７８４万２１０３円及び内金１３３万８６６８円に対する平成１７年１１月８日から，残金６５０万３４３５円に対する同月２６日から各支払済みまで民法所定の年５分の割合による遅延損害金を支払う義務がある。
６結論以上のとおり，被告製品は本件特許発明の技術的範囲に属し，本件特許は無効にされるべきものとは認められないから，原告の特許法１００条に基づく被告製品の譲渡，貸渡し，輸入又は譲渡若しくは貸渡しの申出の差止め及び廃棄請求は，理由がある。なお，原告は，輸入の申出についての差止めをも請求するが，輸入の申出は特許法２条３項１号所定の実施行為に含まれていないから，同請求は理由がない。また，原告は，半製品についての廃棄も請求し，それは，別紙被告製品説明書記載の構成を具備しているが，半導体記憶装置として完成するに至っていないものをいう趣旨と解されるが，本件においては，被告製品は韓国等から輸入したもので，被告において生産するものではなく，被告が半製品を所有していることを認めるに足りないよって原告の半製品の廃棄請求も理由がない。，。また，上記特許権侵害を理由とする損害賠償請求は，前記５で認定した限度で理由がある。よって，主文のとおり判決する。
東京地方裁判所民事第４７部部眞規子
裁判長裁判官高東海林保
裁判官田邉実
裁判官 被告製品目録下記製品番号の半導体記憶装置記ＨＹ２７ＵＳ０８５６１Ｍ－ＴＰＣＢＨＹ２７ＵＳ０８５６１Ｍ－ＴＰＥＢＨＹ２７ＵＳ０８１２１Ｍ－ＴＰＣＢＨＹ２７ＵＳ０８１２１Ｍ－ＴＰＩＢＨＹ２７ＵＳ０８１２１Ｍ－ＴＣＢＨＹ２７ＵＡ０８１Ｇ１Ｍ－ＴＰＣＢＨＹ２７ＵＡ０８１Ｇ１Ｍ－ＴＣＢ以上
(4)エ作用（頁右欄１２行ないし２３行【００１７】）。本発明による半導体記憶装置は，ページ内の第一の所定カラムアドレスからそのページの最終アドレスまでのデータを連続したページについて読み出せるとともに，ページ内の第二の所定カラムアドレスからそのページの最終 アドレスまでのデータを連続したページについて読み出すことが可能である。このためデータ構造が第一のデータと第二のデータの和の形となっているデータの集合を記憶する場合に，第一のデータと第二のデータの和のデータ集合を連続して読み出せるとともに，第二のデータのみの集合を連続して読み出すことも可能となり，半導体記憶装置を用いたシステムの効率を向上させることができる。
(10)オ発明の効果（頁右欄１１行ないし１６行【００４１）】本発明によれば，所定カラムアドレスより上位のカラムアドレスで選択されるメモリセルブロックのデータをページ毎に連続して読み出す場合に，ページアドレスが変化するたびに読み出し開始アドレスを入力する必要がなく，メモリチップを制御するシステムを簡単に構成可能な不揮発性半導体メモリを実現できる。
(2)構成要件の解釈特許発明の技術的範囲は，特許請求の範囲の記載に基づいて定められ（特許法７０条１項，特許請求の範囲に記載された用語の意味は，明細書の記載及び）図面を考慮して解釈する（同条２項。明細書に特許請求の範囲に記載された）用語に関する特別な説明や定義が存在しない場合には，当業者が理解する一般的な意味として解釈すべきである。ア本件特許発明における「マトリクス状」の意義「マトリクス状」とは「行列状」を意味するものである（広辞苑第５，版２５２１頁。）イ本件特許発明における「データレジスタ」の意義特許請求の範囲（構成要件Ｂ，Ｉ及びＯ）には「各列に対してデータ，を一時的に格納するデータレジスタ」と，同Ｃ，Ｊ及びＰには「前記メモ，リセルの内の選択した行に並ぶページデータを前記データレジスタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読み出しモード」 と，同Ｅ，Ｆ，Ｌ及びＲには「所定の列から順次前記データレジスタの内，容が外部に出力される「所定の列から順次前記データレジスタの内容を外部」に出力し「所定の列から順次データレジスタの内容を読み出し」と記載され」ている。以上の記載に，特許請求の範囲（構成要件Ａ，Ｄ，Ｈ，Ｋ，Ｎ及びＱ）の記載から上記「各列」とは半導体記憶装置のマトリクス状に配列された複数のメモリセルの列をいうものであると認められることを併せ考慮すると，本件特許発明にいう「データレジスタ」とは，半導体記憶装置のマトリクス状に配列された複数のメモリセルの各列に対してデータないし上記メモリセルの選択した行に並ぶページデータにつき，その内容を順次外部に出力するために，一時的に格納するものと解される。ウ本件特許発明における「ページ読み出しモード」の意義特許請求の範囲（構成要件Ｃ，Ｊ及びＰ）には「前記メモリセルの内，の選択した行に並ぶページデータを前記データレジスタに格納し，前記データレジスタ内のデータを順次外部に出力するページ読み出しモード」と記載されているから「ページ読み出しモード」とは，データレジスタ内のデータ，を順次外部に出力するものである。そして「モード」とは「ある動作状，，態ないし方式」を意味するものであることは当事者間に争いがないから，「ページ読み出しモード」とは，メモリセルのうちの選択した行に並ぶページデータをデータレジスタに格納し，データレジスタ内のデータを順次外部に出力する動作状態ないし方式である。エ本件特許発明における「第１のモード」及び「第２のモード」の意義特許請求の範囲（構成要件Ｅ及びＦ）には「選択された行が切り換ると，第１の所定の列から順次前記データレジスタの内容が外部に出力される第１のモードと，」「選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容が外部に出力される第２のモードと，同Ｌには「第１の」， モードでは選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容を外部に出力し，第２のモードでは選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容を外部に出力する制御手段，同Ｒには「前記半導体記憶装置を第１のモードに切り換えて，所定の」，列から順次データレジスタの内容を読み出し，前記半導体記憶装置を第２のモードに切り換えて，前記所定の列のアドレス以降に記憶された冗長メモリセルのデータを順次連続して読み出す制御装置と」と記載されている。そし(1)て，本件明細書（甲６）には，上記のとおり，従来技術では，連続データ読み出しを行う場合，データの配置情報を得るため各ページの連続情報(4)のみを連続して読み出す必要があり（頁左欄２行ないし４行００１２【】），各ぺージ読み出し開始時に前記ページ内所定アドレスを毎回入力する必要が(4)あったところ（頁左欄１５行ないし１８行【００１３】），本件特許発明の作用として「ページ内の第一の所定カラムアドレスからそのページの最終，アドレスまでのデータを連続したページについて読み出せるとともに，ページ内の第二の所定カラムアドレスからそのページの最終アドレスまでのデー(4)タを連続したページについて読み出すことが可能である」こと（頁右欄１２行ないし１７行【００１７）が記載されている。】以上の記載に上記「モード」の定義を併せ考慮すると「第１のモード」と，は，選択された行が切り換わると，ページ内所定アドレスを各ページ読み出し開始時に毎回入力することなく，自動的に，第１の所定の列から順次データレジスタの内容が外部に出力される動作状態ないし方式であり「第２のモ，ード」とは，同様に，選択された行が切り換わると，ページ内所定アドレスを各ページ読み出し開始時に毎回入力することなく，自動的に，第２の所定の列から順次データレジスタの内容が外部に出力される動作状態ないし方式をいうものと解される。オ本件特許発明２における「制御手段」の意義 特許請求の範囲（構成要件Ｌ）には「第１のモードでは選択された行が，切り換ると第１の所定の列から順次前記データレジスタの内容を外部に出力し，第２のモードでは選択された行が切り換ると第２の所定の列から順次前記データレジスタの内容を外部に出力する制御手段」と記載されているから，ここでいう「制御手段」とは，第１のモード及び第２のモードにおいて，選択された行が切り換わるとそれぞれの所定の列から順次前記データレジスタの内容を外部に出力する手段を意味するものである。本件明細書（甲６）の実施例では，図４が第１のモードの動作の説明であ(5)り（頁左欄１９行ないし右欄９行【００１９【００２０】】），図５が第２(5)(6)のモードの動作の説明であるところ（頁右欄１０行ないし頁左欄１２行【００２１】），これらの動作を制御しているのは，図２の本件特許発明の実施例を表わしたブロック図に示された「制御回路」，「カラムアドレスバッファ」，「カラムデコーダ」，「ロウアドレスバッファ」，「ロウデコーダ」等である。そして，図２については「本発明を適用した不揮発性半導体のブ，ロック系統図で，Ｉ／Ｏピン１１１から入力されたカラムアドレスＡ０～Ａ８はカラムアドレスバッファ回路１０５で記憶され，またロウアドレスＡ９～Ａ１８はロウアドレスバッファ回路１０７で記憶される。またこの不揮発性半導体装置の読み出し，書き込み，消去の各モードの制御は，Ｉ／Ｏピンから入力されたコマンドコードをコマンドデコーダ１０９でデコードすることにより行われる。Ｉ／Ｏピン１１１の入／出力モード切り換えと入力データのアドレス／コマンドデータの識別は，それぞれの入力ピンから入力される外部制御信号ＣＬＥ，ＮＣＥ，ＮＷＥ，ＡＬＥ，ＮＲＥ，ＮＷＰにより行われる。また制御回路からはチップがアクセス可能か，不可能かを示す信号がＲｅａｄｙ／Ｂｕｓｙピンを介して外部に出力され(4)る（」頁右欄３３行ないし４７行【００１８）と説明され，また，図】７は「カラムアドレスＡ０～Ａ８，ロウアドレスＡ９～Ａ１８で構成さ， れる本発明の４Ｍビットの不揮発性半導体メモリにおいて，内部アドレス」(6)の動作を説明するためのアドレスバッファ回路の回路図を示す（頁右欄６行ないし１０行【００２３）ものであるが，図７の回路構成につい】て「本実施例ではランダム読み出し後にカラム読み出し開始番地が０番，地に設定される第一の読み出しモードでは内部制御信号ＥＸは”Ｌ”レベル，またカラム読み出し開始番地が５１２番地に設定される第二の読み出しモードでは内部制御信号ＥＸがＨレベルとなるよう構成されている” ”。第一の読み出しモードでは内部制御信号ＥＸは”Ｌ”レベルであるから，アドレス入力モードで負論理のアドレスラッチ制御信号ＬＰ１が出力されると，アドレスバッファ回路ＡＢＵＦ８Ｅには”Ｌ”レベルの内部アドレス信号がラッチされ，アドレスバッファ回路の出力信号Ａ８ＥＳは”Ｌ”。」(8)レベルに，またＡ８ＥＳＢは”Ｈ”レベルに設定される（頁左欄４７行ないし右欄９行【００３２）と説明され，さらに「第二の読み出】，しモードでは内部制御信号ＥＸは”Ｈ”レベルとなっているから，アドレス入力モードで負論理のアドレスラッチ制御信号ＬＰ１が出力されると，アドレスバッファ回路ＡＢＵＦ８Ｅには”Ｈ”レベルの内部アドレス信号がラッチされ，アドレスバッファ回路の出力信号Ａ８ＥＳは”Ｈ”レベルに，またＡ８ＥＳＢは”Ｌ”レベルに設定される。このためアドレス入力モードでＮ番地を指定すると内部カラムアドレスは５１２＋Ｎ番地を指定することになる。言い替えれば第二の読み出しモードでＮ番地を指定する」(9)と冗長メモリセルブロック内のＮ番地を指定したことになる（頁左欄４４行なし右欄４行【００３７）と説明されている。これらの記載によ】れば，結局「制御手段」とは，第１のモード及び第２のモードにおいて，，行アドレスや列アドレスを記憶，保持し，カウントアップする機能と，これらのアドレスによってメモリセル及びこれに接続されたデータレジスタとを選択する機能等を有する回路によって実現される，選択された行が切 り換わるとそれぞれの所定の列から順次前記データレジスタの内容を外部に出力する手段を指すものと認められる。カ本件特許発明３における「制御装置」について特許請求の範囲（構成要件Ｒ）には「前記半導体記憶装置を第１のモー，ドに切り換えて，所定の列から順次データレジスタの内容を読み出し，前記半導体記憶装置を第２のモードに切り換えて，前記所定の列のアドレス以降に記憶された冗長メモリセルのデータを順次連続して読み出す制御装置」と記載されているから，ここでいう「制御装置」とは，モードを第１のモード又は第２のモードにそれぞれ切り換えて，切り換えた後に各モードにおいて所定の列から順次データレジスタの内容を読み出す制御装置である。
(3)被告製品における本件特許発明１の充足性ア被告製品の構成被告製品が以下の構成を有していることは，当事者間に争いがない。ａ行列状に配列された複数のメモリセルとｂ各列に対してデータを一時的に格納するページバッファとを有し，ｃこのメモリセルの内の選択した行に並ぶページデータをこのページバッファに格納し，このデータレジスタ内のデータを順次外部に出力するシーケンシャルリードモードｄを備える半導体記憶装置において，ｅ選択された行の最終列まで読み出されると，次の行に切り換わり，列アドレスが０の位置から順次このページバッファの内容が外部に出力されるリードＡモードと，ｆ選択された行が切り換わると列アドレスが５１２の位置から順次このページバッファの内容が外部に出力されるリードＣモードとｇを具備することを特徴とする半導体記憶装置イ対比 ()ア構成要件Ａについて別紙被告製品説明書によれば，被告製品の構成ａのとおり，複数のメモリセルは「行列状」に配列されている。構成要件Ａの「マトリクス状」も行列状を意味するから，被告製品は構成要件Ａを充足する。()イ構成要件Ｂについて別紙被告製品説明書によれば，被告製品の構成ｂにいうページバッファとは，ＮＡＮＤフラッシュメモリアレイから読み出された１行分のデータ（１ページ分のデータ）を一時的に保持する動作をするものである。したがって，ページバッファは，半導体記憶装置のマトリクス状に配列された複数のメモリセルの各列に対してデータを一時的に格納する役割を果たすものと同義であり「データレジスタ」に該当するから，被告製品，は構成要件Ｂを充足する。()ウ構成要件Ｃについて別紙被告製品説明書によれば，被告製品の構成ｃにいうシーケンシャルリードモードは，リードＡモードとリードＣモードの上位概念であり，構成ｃにあるとおり，メモリセルのうちの選択した行に並ぶページデータをページバッファに格納し，そのデータを順次外部に出力するものであるから，メモリセルのうちの選択した行に並ぶページデータをデータレジスタに格納し，データレジスタ内のデータを順次外部に出力する動作状態ないし方式と同義であり「ページ読みだしモード」に該当するから，被告製品，は構成要件Ｃを充足する。()エ構成要件Ｄについて被告製品の構成ｄ（半導体記憶装置）が構成要件Ｄを充足することは明らかである。()オ構成要件Ｅについて被告製品の構成ｅのとおり，リードＡモードは，選択された行の最終列 まで読み出されると，次の行に切り換わり，列アドレスが０の位置から順次このページバッファの内容が外部に出力されるモードである。別紙被告製品説明書によれば，リードＡモードは，１ページの最終列まで読み出した後，次に移行する列アドレスは，次ページの０列であるような読み出しモードのことであり，その読み出し動作は，同説明書の図４のとおりであり，行が切り換わるたびに所定アドレスを各ページ読み出し開始時に毎回入力することなく，自動的に順次ぺージデータが外部に出力されるというものである。そして，メモリセルは行列状に配置されていることから列アドレスが０の位置は「第１の所定の列」に該当する。したがって，リードＡモードは，選択された行が切り換わると，ページ内所定アドレスを各ページ読み出し開始時に毎回入力することなく，自動的に，第１の所定の列から順次データレジスタの内容が外部に出力される動作状態ないし方式と同義であり「第１のモード」に該当するから，被告製品は構成要件Ｅを充，足する。()カ構成要件Ｆについて被告製品の構成ｆのとおり，リードＣモードは，選択された行が切り換わると列アドレスが５１２の位置から順次このページバッファの内容が外部に出力されるモードである。別紙被告製品説明書によれば，リードＣモードは，１ページの最終列まで読み出した後，次に移行する列アドレスは，次ページの５１２列であるような読み出しモードのことであり，その読み出し動作は，同説明書の図５のとおりであり，行が切り換わるたびに所定アドレスである５１２列を各ページ読み出し開始時に毎回入力することなく，自動的に順次ページデータが外部に出力されるというものである。そして，メモリセルは行列状に配置されていることから列アドレスが５１２の位置は「第２の所定の列」に該当する。したがって，リードＣモードは，選択された行が切り換わると，ページ内所定アドレスを各ページ読み出し 開始時に毎回入力することなく，自動的に，第２の所定の列から順次データレジスタの内容が外部に出力される動作状態ないし方式と同義であり，「第２のモード」に該当するから，被告製品は構成要件Ｅを充足する。()キ構成要件Ｇについて被告製品の構成ｇ（半導体記憶装置）が構成要件Ｇを充足することは明らかである。ウ以上のとおり，被告製品は本件特許発明１の技術的範囲に属する。
(4)被告製品における本件特許発明２の充足性ア被告製品の構成被告製品が以下の構成を有していることは，当事者間に争いがない。ｈ行列状に配列された複数のメモリセルとｉ各列に対してデータを一時的に格納するページバッファとを有し，ｊこのメモリセルのうちの選択した行に並ぶページデータをこのページバッファに格納し，このページバッファ内のデータを順次外部に出力するシーケンシャルリードモードｋを備える半導体記憶装置において，ｌリードＡモードでは選択された行が切り換わると列アドレスが０の位置から順次このページバッファの内容を外部に出力し，リードＣモードでは選択された行が切り換わると列アドレスが５１２の位置から順次このページバッファの内容を外部に出力するアドレスレジスタ・カウンタ，行デコーダ及び列デコーダｍを具備することを特徴とする半導体記憶装置イ対比()(3)()()()ア上記イアないしエ及びキの認定と同様，被告製品の構成ｈ，ｉ，ｊ，ｋ及びｍはそれぞれ構成要件Ｈ，Ｉ，Ｊ，Ｋ及びＭを充足する。()イ被告製品の構成ｌのとおり，リードＡモードでは選択された行が切り 換わると列アドレスが０の位置から順次このページバッファの内容を外部に出力し，リードＣモードでは選択された行が切り換わると列アドレスが５１２の位置から順次このページバッファの内容を外部に出力しているのは，アドレスレジスタ・カウンタ，行デコーダ及び列デコーダである。別紙被告製品説明書によれば，それらは，被告製品の回路構成の一部であり，被告製品の回路は①Ｉ／Ｏバッファ・ラッチ回路②アドレスレジスタ・カウンタ，，，
③コマンドインターフェース論理回路，
④コマンドレジスタ，
⑤書込・消去・読出制御回路高電圧発生回路⑥ＮＡＮＤフラッシュメモリセルアレイ，，，
⑦行デコーダ，
⑧ページバッファ，
⑨キャッシュレジスタ，
⑩列デコーダ等のブロックから構成されており，その機能は図２記載のとおりである。それによれば上記被告製品の回路が第１のモード及び第２のモードにおいて，，，行アドレスや列アドレスを記憶，保持し，カウントアップする機能と，これらのアドレスによってメモリセル及びこれに接続されたページバッファとを選択する機能等を有する回路であり，これによって実現される，選択された行が切り換わるとそれぞれの所定の列から順次前記データレジスタの内容を外部に出力する手段が「制御手段」に該当するから，被告製品は構成要件Ｌを充足する。ウ以上のとおり，被告製品は本件特許発明２の技術的範囲に属する。
(5)被告製品における本件特許発明３の充足性ア被告製品の構成被告製品が以下の構成を有していることは，当事者間に争いがない。ｎ行列状に配列された複数のメモリセルとｏ各列に対してデータを一時的に格納するページバッファとを有し，ｐこのメモリセルのうちの選択した行に並ぶページデータをこのページバッファに格納し，このページバッファ内のデータを順次外部に出力するシーケンシャルリードモード ｑを備える半導体記憶装置において，ｒこの半導体記憶装置をリードＡモードに切り換えて，列アドレスが０の位置から順次ページバッファの内容を読み出し，半導体記憶装置をリードＣモードに切り換えて，列アドレスが５１２の位置以降に記憶された冗長メモリセルのデータを順次連続して読み出すアドレスレジスタ・カウンタ，行デコーダ及び列デコーダとｓを具備することを特徴とする半導体記憶装置イ対比()(3)()()()ア上記イアないしエ及びキの認定と同様，被告製品の構成ｎ，ｏ，ｐ，ｑ及びｓはそれぞれ構成要件Ｎ，Ｏ，Ｐ，Ｑ及びＳを充足する。()イ被告製品の構成ｒのとおり，被告製品は，半導体記憶装置をリードＡモードに切り換えて，列アドレスが０の位置から順次ページバッファの内容を読み出し，半導体記憶装置をリードＣモードに切り換えて，列アドレスが５１２の位置以降に記憶された冗長メモリセルのデータを順次連続して読み出すアドレスレジスタ・カウンタ，行デコーダ及び列デコーダを有しているから，この５１２の位置以降に記憶された冗長メモリセルが「前記所定の列のアドレス以降に記憶された冗長メモリセル」に該当することは明らかである。
(2)そして，前記カ認定のとおり，構成要件Ｒの「制御装置」とは，モードを第１のモード又は第２のモードにそれぞれ切り換えて，切り換えた後に各モードにおいて所定の列から順次データレジスタの内容を読み出す制御(4)()装置であるから，前記イイ認定と同様に，上記構成ｒにおいて，リードＡモード又はリードＣモードにそれぞれ切り換えた後の「データを順次連続して読み出すアドレスレジスタ・カウンタ，行デコーダ及び列デコーダ」が，構成要件Ｒの「制御装置」に該当することは明らかである。したがって，被告製品は，構成要件Ｒを充足する。 ウ以上のとおり，被告製品は本件特許発明３の技術的範囲に属する。
(2)２争点ア（特許法３６条５項２号違反）について(1)平成６年法律第１１６号による改正前の特許法３６条５項は「第３項第，４号の特許請求の範囲の記載は，次の各号に適合するものでなければならない」と規定し，同項２号（以下「特許法旧３６条５項２号」という）は，。「特許を受けようとする発明の構成に欠くことができない事項のみを記載した項（以下「請求項」という）に区分してあること」と規定している。。。したがって，特許請求の範囲には，発明の構成に欠くことができない事項，すなわち当該発明の技術的課題を解決するために必要不可欠な技術的事項を記載することにより，発明の構成要件のすべてを記載すべきものである。
(2)(1)前記１において認定したとおり，本件明細書（甲６）によれば，従来技術では，連続データ読み出しを行う場合，データの配置情報を得るため各(4)ページの連続情報のみを連続して読み出す必要があり（頁左欄２行ないし６行【００１２】），また，各ぺージ読み出し開始時に前記ページ内所定アドレス(4)を毎回入力する必要があり，システムの効率が低下する問題があったこと（頁左欄１５行ないし１８行【００１３】），そこで，本件特許発明が解決しようとする課題は「前記ページ内所定アドレスを管理することなく，ページ内所，定アドレスからページ内最終アドレスまでの各ページデータを連続して読み出(4)せる半導体メモリを得ること（」頁左欄２０行ないし２３行【００１４）】であり，その作用として「ページ内の第一の所定カラムアドレスからそのペー，ジの最終アドレスまでのデータを連続したページについて読み出せるとともに，ページ内の第二の所定カラムアドレスからそのページの最終アドレスまでのデ」(4)ータを連続したページについて読み出すことが可能（頁右欄１２行ないし１７行【００１７）であって，その効果は「データをページ毎に連続して読】，み出す場合に，ページアドレスが変化するたびに読み出し開始アドレスを入力する必要がなく，メモリチップを制御するシステムを簡単に構成可能」にする (10)（頁右欄１３行ないし１６行【００４１）というものである。】このように，本件特許発明の目的は，連続読み出しの場合において，所定アドレスを毎回入力する必要をなくすことにあり，その課題を解決するための手段が，本件特許発明１ないし３の特許請求の範囲の構成をとることである（甲(4)６の頁左欄２５行ないし同頁右欄１０行【００１５【００１６】】）。すなわち，例えば，本件特許発明１の構成要件Ｅの「選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容が外部に出力される第１のモード」という記載は，上記従来技術，発明が解決しようとする課題，発明の目的，作用及び効果を考慮すれば「第１のモード」という構成をとることによっ，て，ページアドレスが変化するたびに，毎回アドレスを入力する必要がなく，自動的に，第１の所定の列から順次データレジスタの内容が外部に出力されるモードと解される「第２のモード」についても，同様である。このことは，本。件特許発明２及び３においても，同様である。したがって，本件特許発明は「第１のモード」及び「第２のモード」という，構成をとることによって，連続読み出しの場合において，所定アドレスを毎回入力する必要をなくすことを実現できるという，１つのまとまった技術思想を表したものと把握することが可能であるから「特許を受けようとする発明の構，成に欠くことができない事項」のみが記載されているものであり，特許法旧３６条５項２号に違反するということはできない。
(3)被告は，本件特許請求の範囲には，所定のカラムアドレスからの「連続読み出し」を規定する「第１のモード」，「第２のモード」の要件とは別に，このような「連続読み出し」の場合において「所定アドレス毎回入力の必要性」を除，去する技術的手段が明確に記載されなければならないところ，かかる技術的手段が一切記載されていないと主張する。確かに，具体的構成については特許請求の範囲に記載はないが，本件特許発明は「第１の所定の列から順次前記データレジスタの内容を外部に出力」する， 「第１のモード」と「第２の所定の列から順次前記データレジスタの内容を外部に出力」する「第２のモード」という特許請求の範囲の各文言を基礎に，読み出し開始位置が「第１の所定の列，」，「第２の所定の列」という具合に，あらかじめ定まっていることに大きな意味がある。そして，そのために，どのようなモード設定をするかについても，本件明細書（甲６）の実施例に関しては，例えば「第１のモード」については，図４，図１１の動作を行うものであるこ，と及びその動作につき【００１９】【００２０】【００３２】ないし【００３６】に詳細に説明されており，また「第２のモード」についても，図５，図１２の，動作を行うものであること及びその動作につき【００２１【００３７】に詳細】に説明されており，当業者が実施できる程度に説明されているというべきであるから，かかる具体的な技術手段が特許請求の範囲に記載されていなくても，特許請求の範囲の記載に欠けるところはないというべきである。したがって，この点に関する被告の主張は理由がない。
(2)３争点イ（新規性欠如その１）について(1)引用例１の内容IEEEJOURNALOFSOLID-STATE本件特許の出願前に頒布された「CIRCUITS,VOL. sc-19, NO.6, DECEMBER 1984」（乙６）には，次の記載がある。ア「ビデオ・アプリケーション用同時シリアルとランダム・モード・アクセP.999ス付き高速デュアルポート・メモリ」（訳文１頁の４行ないし５行。英文表題）イ「概要オンチップの２５６ビットの高速シフトレジスタにインターフェイスされた６４Ｋ×１ＮＭＯＳのダイナミックＲＡＭが説明されている。このデバイスにおいてメモリの選択された行からシフトレジスタへ，２５６ビットの並列転送を通常のＲＡＳサイクルタイムで行うことができる。」（訳文P.999１頁の９行ないし１３行。英文左欄上から１行ないし１２行）ウ「この論文は，６４Ｋ×１ダイナミックＲＡＭと高速２５６ビット・シフ トレジスタを同一チップ上に組合わせた，マルチポート・ビデオ・メモリと称する新しいメモリ・デバイスについて説明する。ＤＲＡＭ中の行の情報は単一メモリ・サイクルでレジスタに転送され，デバイスに印加される別のクロック信号によりビデオ・ディスプレイヘシリアルにシフトして出力されP.999る。」（訳文２頁の１行ないし６行。英文左欄下から８行ないし２行）エ「転送モードの場合，ＲＡＳ，ＣＡＳ，Ｒ／Ｗ，及びアドレスは２５６ビットの情報をＤＲＡＭの選択された行からシフトレジスタへ，又は逆の方向へパラレルに転送させるための制御及びアドレス情報を提供する。」（訳文２P.999頁の２１行ないし２４行。英文右欄下から１５行ないし１１行）「図１．オンチップの２５６ビットのシフトレジスタにインターフェースされたＤＲＡＭアレイとランダムとシリアル回路を操作するのに必要であるコントロール信号を示したマルチポート・ビデオ・メモリの基本的なブロックP.1000Fig.線図（訳文３頁図１とその説明。英文」１及びその説明）オ「非同期モードでは，シフト・クロック（ＳＣＬＫ）ピンの制御下で，シリアル・インプット（ＳＩＮ）とシリアル・アウトプット（ＳＯＵＴ）のピンは，データをシフトレジスタ中に，あるいはシフトレジスタの外にそれぞP.1000れシフトさせる。」（訳文３頁の５行ないし７行。英文左欄上から７行ないし１０行）カ「シフトレジスタは，図示の如く，４つのカスケード接続された６４ビットのセグメントに分割されており，カラム（列）アドレスの最上位２ビットによって与えられる２ビットのバイナリコードによってＳＯＵＴに接続されP.1000るセグメントが選択される。」（訳文４頁の６行ないし９行。英文左欄下から２行ないし右欄２行）キ「図３．転送読み取り操作とその後の同時と非同期ＤＲＡＭ書き込みとシリアル・シフトサイクルを示すタイミング図。２５６ビットの情報はメモリの行からシフト・レジスタへ転送され，順次にシフトアウトされる。 レジスタから出る最初のビットはＲＡＳの立ち上がりによりトリガーされるその後全てのビットはＳＣＬＫインプットによりレジスタを通って。，，P.1002レジスタから外に伝送される。」（訳文６頁の３図とその説明。英文Fig.3及びその説明）。ク「２５６ビットシフトレジスタは実際には，４つのカスケード接続された６４ビットシフトレジスタにより構成されている。レジスタセグメントは，それぞれＳＩＮとＳＯＵＴのピンでデバイスから，又はデバイスヘインターリーブされた２つの３２ビットのレジスタセクションとして実現されている。各セグメント又は“タップ”選択は，シフトレジスタの転送サイクル中に，ＣＡＳがローとなるとき最上位２つのカラムアドレスピンに印加される２ビットコードによって制御される。この２ビットが００なら，２５６ビットのすべてが，ビット００からシフト・アウトできる。バイナリ０１なら，１９２ビットがビット６４からシフト・アウトできる。バイナリ１０なら，１２８ビットがビット１２８からシフト・アウトできる。バイナリ１１なら，最後の６４ビットが１９２ビットのところからシフト・アウトできる。」（訳文P.1003９頁の６行ないし１５行。英文左欄下から４行ないし右欄９行）(2)よって，引用例１には，ビデオ用のデュアルポートメモリであって，２ビットコードで指定することによりシフトレジスタからの読み出し開始位置を４通りに選択可能にした半導体記憶装置が記載されていることが認められ，その構成は次のとおりである。ａ’６４Ｋ×１ダイナミックＲＡＭアレイと，ｂ’各列に対してデータを一時的に格納する高速２５６ビット・シフトレジスタとを有し，ｃ’ダイナミックＲＡＭアレイ内の行の情報を単一メモリ・サイクルで前記高速２５６ビット・シフトレジスタに転送して格納し，前記高速２５６ビット・シフトレジスタ内のデータをシリアル・アウトプット（ＳＯＵＴ） ピンを介して順次外部に出力する半導体記憶装置において，ｄ’セグメント又は“タップ”の選択に従って，所定の列（ビット００，ビット６４，ビット１２８，又はビット１９２）から前記高速２５６ビット・シフトレジスタの内容を外部に出力するｅ’ことを特徴とする半導体記憶装置(3)本件特許発明１との対比ア構成要件Ａについて引用例１の構成ａ’における「６４Ｋ×１ダイナミックＲＡＭアレイ」は，構成要件Ａにおける「マトリクス状に配列された複数のメモリセル」に該当する。よって，引用例１に構成要件Ａは開示されている。イ構成要件Ｂについて引用例１の構成ｂ’における「高速２５６ビット・シフトレジスタ」は，ダイナミックＲＡＭアレイの１行分の２５６ビットのデータを各列に対応して一時的に格納しているから，構成要件Ｂにおける「データレジスタ」に該当する。よって，引用例１に構成要件Ｂは開示されている。ウ構成要件Ｃ及びＤについて引用例１には，ＤＲＡＭ中の行の情報は単一メモリ・サイクルでレジスタに転送されること及び２５６ビットの情報をＤＲＡＭの選択された行からシ(1)フトレジスタへ転送させることが記載されているから（前記ウ，エ，引）用例１の構成ｃ’における「ダイナミックＲＡＭアレイ内の行の情報を単一メモリ・サイクルで前記高速２５６ビット・シフトレジスタに転送して格納し」は，構成要件Ｃにおける「前記メモリセル内の選択した行に並ぶページデータを前記データレジスタに格納し」に該当する。さらに，引用例１には，シリアル・アウトプット（ＳＯＵＴ）のピンはデータをシフトレジスタの外(1)にシフトさせると記載されており（前記オ，２５６ビットのデータは行）単位（ページ単位）で順次出力されていることは明らかである。 したがって，引用例１の構成ｃ’における「前記高速２５６ビット・シフトレジスタ内のデータをシリアル・アウトプット（ＳＯＵＴ）ピンを介して順次外部に出力する半導体記憶装置において」は，構成要件Ｃにおける「前記データレジスタ内のデータを順次外部に出力するページ読みだしモードを備える半導体記憶装置において」に該当する。よって，引用例１に構成要件Ｃ及びＤは開示されている。エ構成要件Ｅ及びＦについて(2)前記１エで認定したとおり，本件特許発明１の構成要件Ｅの「選択された行が切り換ると第１の所定の列から順次前記データレジスタの内容が外部に出力される第１のモード」という記載は「第１のモード」という構成を，とることによって，ページアドレスが変化するたびに，毎回アドレスを入力する必要がなく，自動的に，第１の所定の列から順次データレジスタの内容が外部に出力されるモードと解され「第２のモード」についても，同様であ，る。一方，引用例１では，メモリの動作は，ロウアドレス，２ビットのバイナリコード，カラムアドレスの順にアドレスが入力され，２ビットのバイナリコードによって読み出される先頭アドレスが決定する構成を採用していると認められる。そして「シフトレジスタは，図示の如く，４つのカスケード接，続された６４ビットのセグメントに分割されており，カラム（列）アドレスの最上位２ビットによって与えられる２ビットのバイナリコードによってＳ(1)ＯＵＴに接続されるセグメントが選択され（前記」カ），「各セグメント又は“タップ”選択は，シフトレジスタの転送サイクル中に，ＣＡＳがローとなるとき最上位２つのカラムアドレスピンに印加される２ビットコードによ(1)って制御される。」（前記ク）というのであるが，引用例１では，行が切り換わるごとに，再び２ビットのバイナリコードを入力しないとは記載されていないから，行が切り換わるたびに読み出し位置の指定を行わない方式が開 示されているとは断定できない。したがって，引用例１は，ページアドレスが変化するたびに，毎回アドレスを入力する必要がなく，自動的に，第１の所定の列から順次データレジスタの内容が外部に出力されるモードである「第１のモード」及び「第２のモード」を備えているとはいえず，結局，この点で，上記構成ｄ’は，構成要件Ｅ及びＦと相違する。オ構成要件Ｇについて引用例１の構成ｅ’は構成要件Ｇと一致する。カ以上のとおり，引用例１は，本件特許発明１と構成要件Ａ，Ｂ，Ｃ，Ｄ及びＧにおいて一致するが，構成要件Ｅ及びＦにおいて相違する。
(4)本件特許発明２及び３について(3)上記と同様の理由により，引用例１の構成ｄ’は，構成要件Ｌ及びＲと一致しない。
(5)以上により，本件特許発明が引用例１により新規性を欠如するとの被告の主張は理由がない。
(2)４争点ウ（新規性欠如その２）について(1)引用例２の内容本件特許の出願前に頒布された特開昭６２－２９８０９５号公報（乙７）には，次の記載がある。ア「この発明は，半導体記憶装置に関するもので，例えば，……ＥＰＲＯＭ……装置に利用して有効な技術に関するものである（１頁右欄１行ないし７」行）イ「上記ＥＰＲＯＭ装置においては，その書き込みに際して，既に書き込みデータが存在するエリアに書き込みを行うと，多重書き込みによって前のデータ及び新たに書き込むデータの双方が実質的に破壊されてしまう。そこで，その内容を読み出してどのエリアまで書き込みが行われているか否かを調べ るとことが考えられる。しかしながら，例えば全ビットが論理“１（フロー”ティングゲートに電荷が存在しない状態）のような書き込みデータが存在することがあるため，上記の読み出し（全ビット論理“１）を持って直ちに空”きエリアと判定できない。したがって，それぞれのＥＰＲＯＭ装置毎に書き込みの記録を残して置く必要がありその記録管理が面倒になる（１頁右欄１」６行ないし２頁左上欄９行）ウ「この発明の目的は，空きエリアを簡単に識別できる機能を持つ半導体記憶装置を提供することにある（２頁左上欄１５行ないし１７行）」エ「問題点を解決するための手段〕……電気的な書き込が行われるプログラ〔マブルＲＯＭに，書き込みデータに対応して，その書き込済を示す情報ビットを格納するエリアを設けるものである（２頁右上欄１行ないし７行）」オ「発明の効果〕……単位のデータに対してその書き込済を記録する情報ビ〔ットを付加して書き込みを行うことによって，その情報ビットの読み出しによって書き込み済のメモリエリアを容易に検索することができる。」（６頁右上欄１３行ないし１６行）カ「この実施例では，例えば８ビットの単位でのデータの保持が行われる場合，上記メモリアレイＭ－ＡＲＹ，センスアンプＳＡ及びデータ出力バッファＤＯＢ，データ入力バッファＤＩＢは，９個から構成される。上記９個の各回路のうち，８個の各回路を用いて上記８ビットの単位でのデータ書き込み／読み出しが行われる。そして，残り１個のメモリアレイＭ－ＡＲＹ，センスアンプＳＡ及びデータ出力バッファＤＯＢ，データ入力バッファからなる回路は，書き込み状態を記録する情報ビットとして利用される。すなわち，上記構成の９個の各回路を用いて９ビットの単位での書き込みを行う場合，８ビット分がデータとし，残り１ビット分が書き込み状態を記録する情報ビットとして論理“０”が書き込まれる。」（４頁右下欄１７行ないし５頁左上欄１１行） キ「第２図には，上記実施例のＥＰＲＯＭ装置の書き込み状態を示すメモリマップ図が示されている。例えば，ＥＰＲＯＭが４０９６×９ビットの記憶容量を持つ場合，そのアドレスは，１６進法で表現すると，＄０００（０）から＄ＦＦＦ（４０９６）までのアドレス空間を持つものとされる。」（５頁左上欄１７行ないし同右上欄２行）ク「したがって，次に上記ＥＰＲＯＭに対して別のデータを書き込むとき，読み出しモードとしてアドレス＄０００から順に上記情報ビットＳＢの読み出しを行う。そして，その情報ビットＳＢが論理“１”を判定し，空きエリアの先頭アドレスを知ることができる。」（５頁右上欄１３行ないし１８行）ケ「単位のデータに対してその書き込み済を記録する情報ビットを付加して，書き込みを行うことによって，その情報ビットの読み出しによって書き込み済のメモリエリアを容易に検索することができる。」（５頁右下欄１３行ないし１７行）(2)本件特許発明との対比アよって，引用例２には，データの書き込まれていない空きエリアを簡単に探し出せるようにすることを目的として，メモリ・アレイ内に書き込みデータに対応して，その書き込み済みを示す情報ビットを格納するエリアを設ける構成が記載され，実施例には，９ビット単位に１ビットの情報ビットを設け，情報を書き込むとともに，情報ビット（ＳＢ）に「０」を書き込み，情報ビットが「１」となっているエリアを探すことにより空きエリアを容易に判定できるようにする構成が開示されている。
(1)イしかしながら，上記カの「８ビットの単位でのデータの保持が行われる場合，上記メモリアレイＭ－ＡＲＹ，センスアンプＳＡ及びデータ出力バッファＤＯＢ，データ入力バッファＤＩＢは，９個から構成される。上記９個の各回路のうち，８個の各回路を用いて上記８ビットの単位でのデータ書き込み／読み出しが行われる。」（４頁右下欄１７行ないし５頁左上欄３行）と の記載からすると，引用例２の構成は，センスアンプ（ＳＡ，データ出力バ）ッファ（ＤＯＢ）及び外部端子（Ｉ／Ｏ）をそれぞれ９個ずつ有しており，９個のデータ出力バッファのうち，８ビットは同時に出力されていると認められ（第１図参照，少なくとも，データを順次出力する構成を有していない）と解される。そうすると，引用例２は，そもそも，ぺージデータ出力バッファ内のデータを順次外部に出力するものとはいえず，本件特許発明１の構成要件Ｃ，本件特許発明２の構成要件Ｊ，本件特許発明３の構成要件Ｐの構成と一致しない。したがって，引用例２は「データレジスタ内のデータを外部，に出力する」ことを前提とする本件特許発明１の構成要件Ｅ及びＦ，本件特許発明２の構成要件Ｌ並びに本件特許発明３の構成要件Ｒの構成とも一致しない。
(3)以上により，本件特許発明が引用例２により新規性を欠如するとの被告の主張は理由がない。
(3)５争点（損害の発生及びその額）について(1)以上のとおり，被告製品は本件特許発明の技術的範囲に属し，本件特許は無効にされるべきものとは認められないから，被告の行為は，原告の本件特許権を侵害する。そして，特許法１０３条により，被告は，その侵害行為について過失があったものと推定されるから，これにより原告が被った損害を賠償すべきである。
(2)平成１６年７月から同年９月末日までの損害ア本件特許発明の相当な実施料率が１パーセントであること，被告における平成１６年７月から同年９月末日までの被告製品の売上げは１億３３８６万６８４２円であることは当事者間に争いがない。イよって，特許法１０２条３項により受けるべき金銭の額は，１３３万８６６８円と認めるのが相当である。133,866,8420.011,338,668×＝ (3)平成１６年１０月から平成１７年６月末日までの損害ア本件特許発明の相当な実施料率が１パーセントであること，被告における平成１６年１０月から平成１７年６月末日までの被告製品の売上げは６億５０３４万３４８６円であることは当事者間に争いがない。イよって，特許法１０２条３項により受けるべき金銭の額は，６５０万３４３５円と認めるのが相当である。650,343,4860.016,503,435×＝(4)以上のとおり，被告は，原告に対し，合計７８４万２１０３円及び内金１３３万８６６８円に対する平成１７年１１月８日から，残金６５０万３４３５円に対する同月２６日から各支払済みまで民法所定の年５分の割合による遅延損害金を支払う義務がある。
６結論以上のとおり，被告製品は本件特許発明の技術的範囲に属し，本件特許は無効にされるべきものとは認められないから，原告の特許法１００条に基づく被告製品の譲渡，貸渡し，輸入又は譲渡若しくは貸渡しの申出の差止め及び廃棄請求は，理由がある。なお，原告は，輸入の申出についての差止めをも請求するが，輸入の申出は特許法２条３項１号所定の実施行為に含まれていないから，同請求は理由がない。また，原告は，半製品についての廃棄も請求し，それは，別紙被告製品説明書記載の構成を具備しているが，半導体記憶装置として完成するに至っていないものをいう趣旨と解されるが，本件においては，被告製品は韓国等から輸入したもので，被告において生産するものではなく，被告が半製品を所有していることを認めるに足りないよって原告の半製品の廃棄請求も理由がない。，。また，上記特許権侵害を理由とする損害賠償請求は，前記５で認定した限度で理由がある。よって，主文のとおり判決する。
東京地方裁判所民事第４７部部眞規子
裁判長裁判官高東海林保
裁判官田邉実
裁判官 被告製品目録下記製品番号の半導体記憶装置記ＨＹ２７ＵＳ０８５６１Ｍ－ＴＰＣＢＨＹ２７ＵＳ０８５６１Ｍ－ＴＰＥＢＨＹ２７ＵＳ０８１２１Ｍ－ＴＰＣＢＨＹ２７ＵＳ０８１２１Ｍ－ＴＰＩＢＨＹ２７ＵＳ０８１２１Ｍ－ＴＣＢＨＹ２７ＵＡ０８１Ｇ１Ｍ－ＴＰＣＢＨＹ２７ＵＡ０８１Ｇ１Ｍ－ＴＣＢ以上
出典: 平成16年(ワ)第23600号 裁判所ウェブサイト掲載の判決文 →