📜 判決文全文
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原告の主張
被告の主張
裁判所の判断
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主文
１被告は，別紙被告製品目録記載の各製品を，譲渡し，貸渡し，譲渡若しくは貸渡しのために展示し，又は輸入してはならない。
２被告は，その占有する別紙被告製品目録記載の各製品を廃棄せよ。
３被告は，原告に対し，１億円及びこれに対する平成１７年８月２６日から支払済みまで年５分の割合による金員を支払え。 ４原告のその余の請求を棄却する。
訴訟費用は被告の負担とする。
６本判決は，第１及び第３項に限り，仮に執行することができる。
２被告は，その占有する別紙被告製品目録記載の各製品を廃棄せよ。
３被告は，原告に対し，１億円及びこれに対する平成１７年８月２６日から支払済みまで年５分の割合による金員を支払え。 ４原告のその余の請求を棄却する。
訴訟費用は被告の負担とする。
６本判決は，第１及び第３項に限り，仮に執行することができる。
第１ 請求
１被告は，別紙被告製品目録記載の各製品を，製造し，譲渡し，貸渡し，譲渡若しくは貸渡しのために展示，又は輸入してはならない。
２主文２，３項と同旨第２事案の概要等本件は，半導体装置に関する後記の特許権（以下「本件特許権」といい，その特許を「本件特許」，後記請求項３３の特許発明を「本件特許発明」という。）を有する原告が，被告が別紙被告製品目録記載の各製品（以下総称する場合は「被告製品」という）を輸入・販売する行為は，本件特許権を侵害すると主。張して，被告に対し，被告製品の製造，譲渡，貸渡し，譲渡若しくは貸渡しのための展示又は輸入の差止め，被告製品の廃棄，及び，損害賠償を求めている事案である。
１前提となる事実等（当事者間に争いのない事実，該当箇所末尾掲記の各証拠及び弁論の全趣旨により認められる事実）1( )当事者原告は，コンピュータ及び多岐にわたる半導体製品の製造・販売等を業とする著名な電機メーカーである。被告は，ＳＤＲＡＭ等の半導体メモリの製造・販売等を業とする台湾の訴外ナンヤ・テクノロジー・コーポレーション（以下「ナンヤ」という）の日本子。会社であり，ＳＤＲＡＭ等の半導体メモリの輸入販売等を業とする株式会社であって，ナンヤの日本における独占的販売代理店である。2( )原告の有する特許権 原告は，次の特許権を有している（甲１，２。）ア特許番号特許第３２７０８３１号イ発明の名称半導体装置ウ出願番号特願平１１－２０４５８号エ出願日平成１１年１月２８日オ公開番号特開平１１－２８８５９０号カ優先権主張番号特願平１０－２２２５７号キ優先日平成１０年２月３日ク公開日平成１１年１０月１９日ケ登録日平成１４年１月１８日コ請求項の記載本件特許発明の願書に添付した明細書（以下「本件特許明細書」という。本判決末尾添付の特許公報参照）の特許請求の範囲の請求項３３の記載。は次のとおりである。「クロック信号に応答してアドレス信号を取込み，クロック信号に応答して前記アドレス信号を出力するアドレス入力回路と，ストローブ信号に応答してデータ信号を取込み，前記クロック信号に応答して前記データ信号を出力するデータ入力回路と，前記アドレス入力回路からのアドレス信号で指定されたメモリセルに，前記データ入力回路からのデータ信号を書き込む内部回路を有し，前記アドレス入力回路は，前記クロック信号に応答してシフト動作するシフトレジスタを含み，さらに，前記シフトレジスタと並列にバイパス回路を設け，データ読出しモードにおいて，前記アドレス信号は前記バイパス回路を通過することを特徴とする記憶回路」。3( )構成要件本件特許発明を構成要件に分説すると，次のとおりである（以下，分説した各構成要件をその符号に従い「構成要件Ａ」のように表記する。）。 Ａクロック信号に応答してアドレス信号を取込み，クロック信号に応答して前記アドレス信号を出力するアドレス入力回路と，Ｂストローブ信号に応答してデータ信号を取込み，前記クロック信号に応答して前記データ信号を出力するデータ入力回路と，Ｃ前記アドレス入力回路からのアドレス信号で指定されたメモリセルに，前記データ入力回路からのデータ信号を書き込む内部回路を有し，Ｄ前記アドレス入力回路は，前記クロック信号に応答してシフト動作するシフトレジスタを含み，Ｅさらに，前記シフトレジスタと並列にバイパス回路を設け，Ｆデータ読出しモードにおいて，前記アドレス信号は前記バイパス回路を通過するＧことを特徴とする記憶回路。4( )被告製品被告は，本件特許権の登録日以降，現在に至るまで，別紙被告製品目録記載の被告製品を，業として，ナンヤより日本に輸入し，販売している（なお，被告は，被告製品の一部について輸入・販売を否認するが，それらについて1も輸入・販売の事実が認められることは，後記第４の３( )に認定するとおりである。）。被告製品のうち，別紙被告製品目録の「１イ号製品」に記載されたもの（以下，総称して「イ号製品」という）は，半導体装置であり，記憶回路。であるダイナミック・ランダム・アクセスメモリであって，その構成は，別紙１のイ号製品説明書１記載のとおりである（イ号製品の構成が別紙２のイ号製品説明書２の記載のとおりであることは当事者間に争いがないが，当事者双方の主張を勘案すれば，イ号製品説明書は，別紙１のとおり記載するのがより正確であるので，別紙１のイ号製品説明書１は，別紙２のイ号製品説明書２に基づき当事者双方の主張を勘案して，当裁判所が作成したものであ る。また，イ号製品説明書の図面については，実質的な争いがないため，当事者双方の主張を理解しやすくするために，当裁判所の判断で，原告の訴状添付の第１図を「第１図」とし，被告の第４準備書面添付の「図１」を第２図とし，被告の第５準備書面添付の「図２」を第３図として，別紙１のイ号製品説明書１に添付した。別紙２のイ号製品説明書２に添付した第１図は，上記第１図と同様のものである。）。別紙被告製品目録の「２ロ号製品」に記載されたもの（以下総称して「ロ号製品」という）は，イ号製品のいずれかをモジュールとして搭載したメ。モリ装置である。
２争点1( )イ号製品は，本件特許発明の技術的範囲に属するか（イ号製品は，本件特許発明の各構成要件を充足するか（争点１。））2( )本件特許は無効にされるべきものか（争点２。）ア進歩性（特許法２９条２項）イ明細書の記載不備（特許法３６条６項１号）3( )差止めの必要性（争点３）4( )損害の発生及びその額（争点４）
２主文２，３項と同旨第２事案の概要等本件は，半導体装置に関する後記の特許権（以下「本件特許権」といい，その特許を「本件特許」，後記請求項３３の特許発明を「本件特許発明」という。）を有する原告が，被告が別紙被告製品目録記載の各製品（以下総称する場合は「被告製品」という）を輸入・販売する行為は，本件特許権を侵害すると主。張して，被告に対し，被告製品の製造，譲渡，貸渡し，譲渡若しくは貸渡しのための展示又は輸入の差止め，被告製品の廃棄，及び，損害賠償を求めている事案である。
１前提となる事実等（当事者間に争いのない事実，該当箇所末尾掲記の各証拠及び弁論の全趣旨により認められる事実）1( )当事者原告は，コンピュータ及び多岐にわたる半導体製品の製造・販売等を業とする著名な電機メーカーである。被告は，ＳＤＲＡＭ等の半導体メモリの製造・販売等を業とする台湾の訴外ナンヤ・テクノロジー・コーポレーション（以下「ナンヤ」という）の日本子。会社であり，ＳＤＲＡＭ等の半導体メモリの輸入販売等を業とする株式会社であって，ナンヤの日本における独占的販売代理店である。2( )原告の有する特許権 原告は，次の特許権を有している（甲１，２。）ア特許番号特許第３２７０８３１号イ発明の名称半導体装置ウ出願番号特願平１１－２０４５８号エ出願日平成１１年１月２８日オ公開番号特開平１１－２８８５９０号カ優先権主張番号特願平１０－２２２５７号キ優先日平成１０年２月３日ク公開日平成１１年１０月１９日ケ登録日平成１４年１月１８日コ請求項の記載本件特許発明の願書に添付した明細書（以下「本件特許明細書」という。本判決末尾添付の特許公報参照）の特許請求の範囲の請求項３３の記載。は次のとおりである。「クロック信号に応答してアドレス信号を取込み，クロック信号に応答して前記アドレス信号を出力するアドレス入力回路と，ストローブ信号に応答してデータ信号を取込み，前記クロック信号に応答して前記データ信号を出力するデータ入力回路と，前記アドレス入力回路からのアドレス信号で指定されたメモリセルに，前記データ入力回路からのデータ信号を書き込む内部回路を有し，前記アドレス入力回路は，前記クロック信号に応答してシフト動作するシフトレジスタを含み，さらに，前記シフトレジスタと並列にバイパス回路を設け，データ読出しモードにおいて，前記アドレス信号は前記バイパス回路を通過することを特徴とする記憶回路」。3( )構成要件本件特許発明を構成要件に分説すると，次のとおりである（以下，分説した各構成要件をその符号に従い「構成要件Ａ」のように表記する。）。 Ａクロック信号に応答してアドレス信号を取込み，クロック信号に応答して前記アドレス信号を出力するアドレス入力回路と，Ｂストローブ信号に応答してデータ信号を取込み，前記クロック信号に応答して前記データ信号を出力するデータ入力回路と，Ｃ前記アドレス入力回路からのアドレス信号で指定されたメモリセルに，前記データ入力回路からのデータ信号を書き込む内部回路を有し，Ｄ前記アドレス入力回路は，前記クロック信号に応答してシフト動作するシフトレジスタを含み，Ｅさらに，前記シフトレジスタと並列にバイパス回路を設け，Ｆデータ読出しモードにおいて，前記アドレス信号は前記バイパス回路を通過するＧことを特徴とする記憶回路。4( )被告製品被告は，本件特許権の登録日以降，現在に至るまで，別紙被告製品目録記載の被告製品を，業として，ナンヤより日本に輸入し，販売している（なお，被告は，被告製品の一部について輸入・販売を否認するが，それらについて1も輸入・販売の事実が認められることは，後記第４の３( )に認定するとおりである。）。被告製品のうち，別紙被告製品目録の「１イ号製品」に記載されたもの（以下，総称して「イ号製品」という）は，半導体装置であり，記憶回路。であるダイナミック・ランダム・アクセスメモリであって，その構成は，別紙１のイ号製品説明書１記載のとおりである（イ号製品の構成が別紙２のイ号製品説明書２の記載のとおりであることは当事者間に争いがないが，当事者双方の主張を勘案すれば，イ号製品説明書は，別紙１のとおり記載するのがより正確であるので，別紙１のイ号製品説明書１は，別紙２のイ号製品説明書２に基づき当事者双方の主張を勘案して，当裁判所が作成したものであ る。また，イ号製品説明書の図面については，実質的な争いがないため，当事者双方の主張を理解しやすくするために，当裁判所の判断で，原告の訴状添付の第１図を「第１図」とし，被告の第４準備書面添付の「図１」を第２図とし，被告の第５準備書面添付の「図２」を第３図として，別紙１のイ号製品説明書１に添付した。別紙２のイ号製品説明書２に添付した第１図は，上記第１図と同様のものである。）。別紙被告製品目録の「２ロ号製品」に記載されたもの（以下総称して「ロ号製品」という）は，イ号製品のいずれかをモジュールとして搭載したメ。モリ装置である。
２争点1( )イ号製品は，本件特許発明の技術的範囲に属するか（イ号製品は，本件特許発明の各構成要件を充足するか（争点１。））2( )本件特許は無効にされるべきものか（争点２。）ア進歩性（特許法２９条２項）イ明細書の記載不備（特許法３６条６項１号）3( )差止めの必要性（争点３）4( )損害の発生及びその額（争点４）
第３ 争点に関する当事者の主張
👤 原告の主張
１争点１（イ号製品は，本件特許発明の技術的範囲に属するか（イ号製品は，本件特許発明の各構成要件を充足するか）。）について(1)構成要件Ａについて〔原告の主張〕アイ号製品における「クロック信号ＣＬＫ（別紙１のイ号製品説明書１の第」３の３．１。以下同様に，イ号製品の構成の末尾括弧内の数字は，特に説明を付さない限り，同別紙の第３の項目の数字に対応する）は，構成要件Ａの。クロック信号に「列アドレス信号（３．１）は，構成要件Ａの「アドレス，」 信号」に「アドレス入力部５１」及び「アドレス出力部５６」を含む「アド，レス信号処理回路部５」（２．１）は，構成要件Ａの「アドレス入力回路」に，それぞれ該当する。そして，イ号製品の「アドレス信号処理回路部５」内の「アドレス入力部５１」は「クロック信号ＣＬＫに応答して「列アドレス，」信号」を取り込み（３．１），「アドレス信号処理回路部５」内の「アドレス出力部５６」は「クロック信号ＣＬＫの立ち上がり（又は立ち下がり）に応，答して「列アドレス信号」を出力する（３．７。」）したがって，イ号製品は，構成要件Ａを充足する。イ被告の主張に対する反論a)信号１ないし４は，いずれも外部クロック信号を元とする信号である（被告も認めている。）。信号１は，列アドレス信号をアドレス入力部５１に取り込むためのクロック信号であり，その際必要なクロック信号のパルスはライト（リード）コマンドに対応する外部クロック信号のパルス１個あればよいことから，外部クロック信号ＣＬＫのパルスの中から必要なクロックパルスを選択し，順送りしたものである。信号２は，アドレス信号処理回路部５のうちカラムアドレス出力部５６－１に入力される信号で，クロック信号の立ち上がり（又は立ち下がり）に応答して列アドレス信号をアドレス・デコーダ７１に出力する信号であって，，これは，列アドレス信号をアドレスデコーダ７１に出力するタイミングにおいて出力されればよく，外部クロック信号から必要なパルスを選択したものである。信号３は，データ信号をデータ出力部６２からデータライン・ドライバ７２へ出力させる信号で，外部クロック信号を順送りしたものである。本件特許明細書（図１０【００８９）で説明され，】るとおり，外部クロック信号のエッジを順送りしたクロック信号のタイミングによるデータ出力部からのデータ出力動作も「クロック信号に応答」するものであると当業者に理解されている。信号４は，第１Ｄ型フ リップフロップ５２及び第２Ｄ型フリップフロップ５３をシフト動作させるクロック信号であって，外部クロック信号ＣＬＫをインバータ回路及びＮＡＮＤ回路等で順送りしたものである本件特許明細書図１８。（，【００９７【００９８）でも説明されているとおり，インバータ回】】路，ＮＡＮＤ回路等を通過して外部クロック信号のエッジを順送りしたクロック信号のタイミングによるシフトレジスタの動作も「クロック信号に応答」するものと当業者に理解されている。b)多くのメモリ製品では，行と列にアドレスデータを分け，行アドレス信号と列アドレス信号を二つのタイミングに分けて時分割で同じアドレス端子から入力し，アドレス端子数を減らすことが行われている。イ号製品においても，アドレス入力部５１に，まず第１のタイミングで行アドレス信号が入力され，次いで第２のタイミングで列アドレス信号が入力されるもので，列アドレス信号は書き込み動作時，すべてシフトレジスタを通過する。このように，イ号製品においては，行アドレス信号はあらかじめ第一のタイミングでアドレス入力部５１に入力され，ロウアドレス出力部５６－２及びロウアドレス・レコーダ７００を経て，メモリセル・アレイ７３の行の選択を行っている。続いて，本件特許発明に係る列アドレス信号が第２のタイミングでアドレス入力部５１に入力されるそして，。，ストローブ信号に応答してメモリに入力されるデータ信号と，それに対応して入力される列アドレス信号とのタイミング制御がなされる。したがって本件特許発明の構成要件Ａのアドレス入力回路から出力するア，「ドレス信号，構成要件Ｃのメモリセルを指定する「アドレス信号，」」及び，構成要件Ｆのバイパス回路を通過する「アドレス信号」は，いずれもイ号製品の列アドレス信号に関わるものである。また，本件特許明細書図１及び１０に「コラムデコーダ４０，４１」 と表記されていること，本件特許明細書【００３８】に「コラムアドレスは・・・コラムデコーダ４０，４１に送られデコードされる」と記載されていることからすれば，構成要件Ａ，Ｃ，Ｆの「アドレス信号」は「列（コラム）アドレス信号」に関わるものである。そして，イ号製品の列アドレス信号〈Ａ０－Ａ９，Ａ１１〉が構成要件Ａのアドレス信号に該当するとすれば，アドレス信号処理回路部５に取り込まれるのも，カラムアドレス出力部５６－１から出力されるのも上記列アドレス信号である。被告は，構成要件Ａの，アドレス入力回路に取り込まれる「アドレス信号」と，アドレス入力回路から出力される「前記アドレス信号」とが同一であるのに対し，イ号製品においては，アドレス入力回路に取り込まれるのはアドレス信号であるが，出力されるのは列アドレス信号及び行アドレス信号であるから，両者は異なるという。しかし，上記のとおり，本件特許発明の構成要件Ａ，Ｃ及びＦにいう「アドレス信号」とは列アドレス信号であり，イ号製品においても「列アドレス信号」，を取り込み「列アドレス信号」を出力しているのである。よって，イ，号製品は，構成要件Ａ，Ｃ，Ｆの「アドレス信号」を充足する。〔被告の主張〕ア構成要件Ａに規定される「アドレス入力回路」は，クロック信号に応答してアドレス信号を取り込み，出力する必要がある。しかし，イ号製品における「アドレス信号処理回路部」は，クロック信号を元とするが，クロック信号を複数の論理回路を通す等により全く別の信号である信号１に基づいてアドレス信号を取り込み，信号２に基づいて列アドレスを出力し，信号５に基づいて行アドレスを出力するものであり，クロック信号に応答していない。別紙１のイ号製品説明書１添付第３図（波形図）のうち読み出し時に，信号１がクロック信号の立ち上がりから遅延した後に立ち上がり，それに遅れて信号２及び信号４もそれぞれ立ち上がる。 イイ号製品においては，アドレス入力回路に取り込まれる「アドレス信号Ａ（別紙２のイ号製品説明書２参照）は１３ビットから構成される「ア」。ドレス信号」であるが，アドレス入力回路から出力されるのは「列アドレス信号」及び「行アドレス信号」であり，両者は異なる。(2)構成要件Ｂについて〔原告の主張〕アイ号製品の「データストローブ信号ＤＱＳ（３．５）は，構成要件Ｂにお」けるストローブ信号に「データ信号ＤＱ（３．５）は，構成要件Ｂにおけ，」るデータ信号に「クロック信号ＣＬＫ（３．７）は，構成要件Ｂにおける，」クロック信号に，「データ入力部６１」及び「データ出力部６２」からなる「データ信号処理回路部６（２．２）は，構成要件Ｂにおけるデータ入力回路に」それぞれ該当し，「データ信号処理回路部６」内の「データ入力部６１」「はデータストローブ信号ＤＱＳの立ち上がり及び立ち下がりに応答して「データ」信号ＤＱ」を取り込み（３．５），「データ信号処理回路部６」内の「データ出力部６２」は「クロック信号ＣＬＫの立ち上がり（又は立ち下がり）に応，答して「データ信号ＤＱ」を出力する（３．７。」）したがって，イ号製品は構成要件Ｂを充足する。イ被告の主張に対する反論イ号製品における「データ信号処理回路部」は，外部クロック信号を順送りした信号３に基づいてデータ信号を出力するものであり「クロック，信号に応答」するものであることは構成要件Ａについて述べたとおりである。〔被告の主張〕構成要件Ｂに規定される「データ入力回路」は，クロック信号に応答してデータ信号を出力する必要がある。しかし，イ号製品における「データ信号処理回路部はクロック信号でなく信号３に基づいてデータ信号を出力する」。 仮に，構成要件Ｂにおける「クロック信号」が外部クロック信号ＣＬＫそのものでなくてもよいと解されるとしても，外部クロック信号に応答して立ち上がる信号であることを限度とするものであり，イ号製品における信号３のように，遅延を目的として設けられた回路により，立ち上がりがクロック信号の立ち上がりから大きく遅延するものは，クロック信号に含ませることができない。(3)構成要件Ｃについて〔原告の主張〕アイ号製品の「メモリセル７４（２．３）は，構成要件Ｃにおけるメモリセ」ルに，イ号製品の「アドレス・デコーダ７１，ロウアドレス・デコーダ７００，データライン・ドライバ７２，メモリセル・アレイ７３」からなる「メモリ・コア部７（２．３）は，構成要件Ｃにおける内部回路に，イ号製」品のアドレス出力部５６からアドレス・デコーダ７１へ出力される「列アドレス信号（３．７）は，構成要件Ｃにおける「アドレス信号」に，それぞれ」該当し，イ号製品は「アドレス・デコーダ７１がデコードした列アドレス信，号及びロウアドレスレコーダ７００がデコードした行アドレス信号が指定するメモリセル・アレイ７３中のメモリセル７４に，データライン・ドライバ７２が出力するデータ信号ＤＱが書き込まれる（３．８）ものであるから，」構成要件Ｃを充足する。イ被告の主張に対する反論イ号製品においてはあらかじめ行アドレス信号が内部回路に入力され，，メモリセル・アレイ７３の行が選択され，続いて，本件特許発明の「アドレス信号」に相当する列アドレス信号が入力されデータを書き込むべきメモリセルが指定されるのであり，アドレス信号処理回路部５から出力された列アドレス信号によりメモリセルを指定してデータを書き込んでおり，構成要件Ｃを充足する。 〔被告の主張〕構成要件Ｃにおける「アドレス信号」は，構成要件Ａに記載されている二つの「アドレス信号」と同一の信号である。しかし，構成要件Ａにおけるアドレス入力回路に取り込まれたアドレス信号Ａはイ号製品のアドレス信号Ａに該当するが，構成要件Ｃにおけるアドレス入力回路から出力されたアドレス信号は，イ号製品においては，列アドレス信号及び行アドレス信号であり，アドレス信号Ａではない。よって「前記アドレス入力回路，からのアドレス信号」で指定されたメモリセルにデータを書き込むとはいえない。(4)構成要件Ｄについて〔原告の主張〕アイ号製品の「第１Ｄ型フリップフロップ５２」及び「第２Ｄ型フリップフロップ５３（２．１）は，構成要件Ｄにおける「シフトレジスタ」に「ク」，ロック信号ＣＬＫ（３．２）は，構成要件Ｄにおける「クロック信号」に，」それぞれ該当し「第１Ｄ型フリップフロップ５２」は「列アドレス信号」，，を「クロック信号ＣＬＫの立ち上がりに応答して」取り込み（３．２），「第１Ｄ型フリップフロップ５２」に取り込まれた「列アドレス信号」は，クロック信号ＣＬＫの立ち上がりに応答して「第２Ｄ型フリップフロップ５３」，に取り込まれる（３．３。）このように，イ号製品の「第１Ｄ型フリップフロップ」及び「第２Ｄ型フリップフロップ」は「クロック信号ＣＬＫ」に応答してシフト動作する「シ，フトレジスタ」である。したがって，イ号製品は構成要件Ｄを充足する。イ被告の主張に対する反論イ号製品における「第１Ｄ型フリップフロップ」及び「第２Ｄ型フリップフロップ」は，外部クロック信号ＣＬＫをインバータ回路及びＮＡＮＤ 回路等を経由して順送りした信号４に基づいてシフト動作するもので，「クロック信号に応答」するものであることは，構成要件Ａについて述べたとおりである。〔被告の主張〕構成要件Ｄに規定される「シフトレジスタ」は，クロック信号に応答してシフト動作する必要がある。しかし，イ号製品における第１及び第２Ｄ型フリップフロップはクロック信号でなく信号４に基づいてシフト動作するものである。イ号製品における信号４のように，遅延を目的とした回路により，立ち上がりがクロック信号の立ち上がりから大きく遅延するものは，クロック信号に含ませることができない。(5)構成要件Ｅについて〔原告の主張〕アイ号製品の「配線５４」（２．１）は，構成要件Ｅにおける「バイパス回路」に該当し「第１Ｄ型フリップフロップ５２及び第２Ｄ型フリップフロップ５，３」からなるシフトレジスタと「配線５４」は並列に設けられている（２．１。）したがって，イ号製品は構成要件Ｅを充足する。イ被告の主張に対する反論ＪＩＳ工業用語大辞典（甲８）によれば，回路とは「それを通って電流が流れることができる器具又は導電体の配列」とされているように，回路の通常の語義からして，バイパス回路は信号処理機能を持つものに限定されず，単なる配線もバイパス回路に含まれる。〔被告の主張〕回路とは「素子の機能を結合して所要の信号又は（及び）エネルギー，処理機能を持たせたもの（乙２）である。本件特許発明における「バイ」,パス回路」は，インバータ３２４トランスファーゲート３４５及び導線 から成り，複数の素子の機能を結合することにより信号処理機能を有している回路である（本件特許明細書【０１０２，図１９参照。しかし，】）イ号製品の「配線５４」は，電気機器などに電流を供給するための導線（乙１）のみで構成されており，上記回路とは異なる。甲８の説明でも単なる１本の配線が「器具又は導電体の配列」に該当しないことは当然であり，「単なる配線」は（電気）回路に含まれない。(6)構成要件Ｆについて〔原告の主張〕アイ号製品の「データの読み出し動作時（４．２）は，構成要件Ｆにおける」「データ読出しモード」に該当し「データの読み出し動作時」には「スイ，，ッチ回路５５により配線５４を通過する信号が選択されるため」，「アドレス入力部５１が取り込んだ列アドレス信号は，配線５４を介しアドレス出力部５６に出力される（４．２。そして「配線５４」がバイパス回路に該当す」），ることは，構成要件Ｅについて述べたとおりである。したがって，イ号製品は構成要件Ｆを充足する。イ被告の主張に対する反論イ号製品の列アドレス信号が本件特許発明の「アドレス信号」を充足することは構成要件Ａについて述べたとおりである。列アドレス信号がバイパス回路を通過してメモリセル部に転送されれば読み出しの高速化が実現されるのだから，列アドレス信号がバイパス回路である配線５４を通過しているイ号製品の構成は構成要件Ｆを充足する。〔被告の主張〕本件特許発明では「シフトレジスタと並列にバイパス回路（構成要件，」Ｅ）があることを前提に「・・・アドレス信号は前記バイパス回路を通過，する」としており，また，本件特許明細書【０１０２】の記載からも明らかなように，データ読み出し時にアドレス信号はバイパス回路のみを通過する こととなっている。しかし，イ号製品においては，アドレス信号は，データ読み出し時に，配線５４（バイパス）及び「第１Ｄ型フリップフロップ」及び「第２Ｄ型フリップフロップ（シフトレジスタ）をも通過する構成とな」っている。また，構成要件Ｆにいう「前記アドレス信号」とは，構成要件Ｃにおけるアドレス信号，すなわちデータが書き込まれる特定のメモリセルを指定するためのアドレス信号である。イ号製品において，メモリセルを指定するためのアドレス信号は，別紙１のイ号製品説明書１添付第２図でいうと列アドレスと行アドレスの情報をもつアドレス信号Ａであるが，配線５４を通過するのは，列アドレス信号であり，アドレス信号Ａではない。
👤 被告の主張
２争点２（本件特許は無効にされるべきものか）について。1( )進歩性（特許法２９条２項）について〔被告の主張〕ア乙４発明及び乙５発明に基づく主張a)本件特許権の優先日より前に公開された特開平１０－２８０４１号公報（以下「乙４公報」といい，これに開示されている発明を「乙４発明」という）には，構成要件Ａ，Ｂ，Ｃ及びＧが開示され，昭和６１年７。月２３日に公開された特開昭６１－１６２８８６号公報（以下「乙５公報」といい，これに開示されている発明を「乙５発明」という。）には，構成要件ＤないしＦが開示されている（さらにいうなら乙５公報は構成要件Ｇをも開示するものである。）。本件特許発明は，乙４発明及び乙５発明に基づいて当業者が容易に想到し得たものである。b)①乙４発明は，記憶回路に関する発明であり，そのアドレス入力回路は，システムクロック信号に応答してアドレス信号を取り込み，出力するものであるから（乙４【０１１０】，【０１１１】，【図１３】），乙４公報には，構成要件Ａ及びＧが開示されている。 また，乙４発明においては，エコークロック信号に応答してデータ信号を取り込み，システムクロック信号に応答して，データ信号を出力するものとされており（乙４【０１１２】，【０１３３】），エコークロック信号は，本件特許発明にいうストローブ信号に，システムクロック信号は，クロック信号に相当するから，乙４公報には，構成要件Ｂも開示されている。/さらに，乙４発明においては，アドレスコマンド入力回路で受信/されたアドレスコマンド信号はメモリのコア回路に供給され，データ書き込みの際，データ信号はメモリのコア回路に供給されるものであり（乙４【０１１１】，【０１１２】），アドレス信号がデータ信号が書き込まれるメモリセルのアドレスを示していることは明らかであるから，乙４公報には，構成要件Ｃも開示されている。②乙５発明は，メモリアクセス方式に関する発明であり，本件特許発明にいうアドレス入力回路に相当するＤＲＡＭ制御回路において「」，メモリ書き込み時にメモリライト用ＣＡＳ信号であるＣＡＳ・Ｗが，，ＣＡＳ信号を遅延回路で一定時間遅らせた信号をＣＡＳ信号選択回路で選択して形成され出力されるものである（乙５の３丁目左下段から右下段。遅延回路としてクロック信号に応答してシフト動作するシ）フトレジスタを用いることは，本件特許の出願時における技術常識にすぎない。したがって，乙５公報には，構成要件Ｄが開示されている。また，乙５公報においては，ＤＲＡＭ制御回路において遅延回路と併設してＣＡＳ信号が伝播する配線及びＣＡＳ選択回路１７の上段のＡＮＤ回路からなる回路が開示されているところ，メモリリード時には，ＣＡＳ選択回路１７によって，メモリリード用ＣＡＳ信号であるＣＡＳ・Ｒが選択され，アクティブな低レベルがＤＲＡＭのコラム指a）定端子に与えられるとされているから（乙５の第１図（，３丁目右 下段，当該回路は，本件特許発明において，シフトレジスタと並列）に設けられた「バイパス回路」に相当する。したがって，乙５公報には，構成要件Ｅが開示されている。そして，上記のとおり，メモリ読み出し時にＣＡＳ信号がバイパス回路を通過するとされているから，構成要件Ｆも開示されている。アドレス信号がバイパス回路を直接通過することによって，当該タイミングでデータ信号をメモリセルから読み出す構成とするか，アドレス信号を取り込むタイミングを示すＣＡＳ信号がバイパス回路を通過することによって当該タイミングでデータ信号をメモリセルに読み出す構成とするかは，単なる設計事項にすぎない。③本件特許発明の「記憶回路」と同一の技術分野に属する乙４発明の「メモリ」に，当該技術分野に属する乙５発明のＤＲＡＭ制御回路を適用することは，当業者であれば容易であるから，本件特許発明は，乙４発明及び乙５発明に基づいて当業者が容易に想到し得たものである。c)原告の反論に対する再反論①本件特許発明の構成要件Ａは「受け取ったアドレス信号とデータ，信号を，タイミングを合わせて処理するためのアドレス回路」を規定していない。構成要件Ｂは，ストローブ信号のエッジに同期してデータ信号を取り込むことを規定していない乙４公報のような同期式のメモリに関。する発明を記載した公報を読めば，アドレス／コマンド入力回路１１３がアドレス信号をクロック信号に同期させて出力することは当然に理解できる。②構成要件Ｄは，アドレス入力回路がシフトレジスタを含むことのみを規定したもので，シフトレジスタがアドレス信号そのものを伝送す るかを規定したものではないし，アドレス入力回路にシフトレジスタを含めることが単なる従来技術にすぎないことは原告も認めている。遅延回路については，メモリの分野において使用周波数が異なれば遅延時間も変えなければならないことは常識であり，シフトレジスタは使用周波数が一定であればその遅延時間も一定となるところ，メモリにおいて使用周波数は通常一定であるから遅延回路の遅延時間が一定であってもシフトレジスタを除くことにはなり得ない。構成要件Ｅには，バイパス回路がシフトレジスタと並列に設けられていることのみが規定されており，どちらが「本線」で「付加的構，成」であるかなど一切規定されていない。なお，構成要件Ｆにおいて「データ読み出しモード」において「アドレス信号」が「バイパス回路」を通過することが規定されているが，乙５発明の特許発明の範囲に「メモリリード時にカラムアドレス指定信号を・・・発生する」，と記載されているとおり，乙５発明において「遅延回路」と「バイパス回路」は本件特許発明と同様の関係を有する。さらに，乙５発明も本件特許発明も「アドレス信号のタイミング，調整（遅延）に関する問題」を解決するという点において，何ら異なるところはなく，乙５発明には，データ読み出しモードにおいて，アドレス信号を取り込むタイミングを示すＣＡＳ信号がバイパス回路を通過することとされており，バイパス回路を通過するのがアドレス信号そのものか，又はアドレス信号を取り込むタイミングを示すＣＡＳ信号であるかは，データ信号がメモリセルから読み出されるタイミングに異なるところはないのであるから，乙５発明の技術的思想は本件特許発明と同一であり乙５公報には構成要件Ｆも開示されている，，。加えて，被告は，乙５公報において，構成要件ＧではなくＤないしＦが開示されている旨主張したのであるから，構成要件Ｇが開示され ていないとする原告の反論は失当である上，ＤＲＡＭ１３を加えた構成が「記憶回路」に相当することは明らかであって，乙５公報にも，構成要件Ｇが開示されている。③「遅延回路」として「クロック信号に応答してシフト動作するシフトレジスタ」を用いることは技術常識で，バイパス回路を通過するのが，アドレス信号そのものであるか，又はアドレス信号を取り込むタイミングを示すＣＡＳ信号であるかは，技術思想が同一であるから，乙５公報に「前記クロック信号に応答してシフト動作するシフトレ，ジスタ（構成要件Ｄ」），「前記シフトレジスタ（構成要件Ｅ，バイ」）パス回路を通過する「前記アドレス信号（構成要件Ｆ）が明記され」ていないとしても，乙５公報には，構成要件ＤないしＦが開示されているに等しい。したがって，いずれにせよ本件特許発明は，当業者であれば乙４発明及び乙５発明に基づいて容易に想到できたものである。乙４発明の課題である「エコークロック信号のシステムクロック信号に対するタイミングのずれ」とは「アドレス信号とデータ信号，のタイミングのずれ」を意味するのであるから，これは本件特許発明の課題そのものにほかならず，乙４発明の「メモリ」に当該技術分野に属する乙５発明のＤＲＡＭ制御回路を適用することが当業者であれば容易であることは前述のとおりである。イ乙４発明及び乙８発明に基づく主張a)前述のとおり，乙４公報には，構成要件ＡないしＣ及びＧが開示されている。また，特開平５－１８２４５３号公報（以下「乙８公報」といい，これに開示されている発明を「乙８発明」という）には，構成要。件ＤないしＦが開示されており，乙４発明と乙８発明を組み合わせることは当業者にとって容易であるから，本件特許発明には進歩性がない。b) ①乙８発明の半導体記憶回路の一実施例である図１の回路は，外部 からの入力アドレス信号５を１周期遅延して書き込みアドレス信号７として出力する書き込みアドレスレジスタ回路６・・・とから構成されている（乙８【００１４】，【００１５】）。半導体記憶回路（メモリ）の技術分野においては，同期式の回路であれば「クロック信号」に同期させてアドレス信号の入出力のタイミングを制御することは周知技術であるから（乙４発明参照，上記乙８公報の図１に示される）回路において，入力アドレス信号５が通過する信号線と書き込みアドレスレジスタ回路６及び書き込みアドレスレジスタ回路６から出力される書き込みアドレス信号７が通過する信号線とを含む回路は「ク，ロック信号に応答してアドレス信号を取り込み・・・前記アドレス，信号を出力するアドレス入力回路（構成要件Ａ）に相当し，構成要」件Ｄの「アドレス入力回路」に相当することは明らかである。さらに，乙８発明には「書き込みアドレスレジスタ回路６」は「外部から，，の入力アドレス信号５を１周期遅延して書き込みアドレス信号７として出力する」ことが開示されているところ，クロック信号を用いた回路であれば「シフトレジスタ」によりシフト動作させて遅延させる，ことは通常であり，周知の技術である（本件特許公報【００１０】参照。したがって，乙８公報には「書き込みアドレスレジスタ回路），６」がシフトレジスタで構成されていることが開示されているに等しい。したがって，乙８公報には，構成要件Ｄが開示されている。また，乙８公報には，入力アドレス信号５が通過する信号線及び書き込みアドレスレジスタ回路６と並列に，読み出しアドレス信号１０が通過する信号線のみが設けられている構成が開示されており（乙８の図１，さらにデータの書き込み動作時には，入力アドレス信号５）を書き込みアドレスレジスタ回路６によって遅延させて出力する一方，データの読み出し動作時に，読み出しアドレス信号１０を遅延さ せることなくそのまま出力することが開示されている（乙８【００１６】，【００１９】）。乙８公報の図１には，データの読み出し動作時に読み出しアドレス信号１０が通過する信号線が，データの書き込み動作時に入力アドレス信号５が通過する信号線とは別個の信号線として描かれているが，メモリの技術分野においては，メモリセルアレイの中のメモリセルを指定するアドレス信号が，書き込み又は読み出しのいずれの動作であるかにかかわらず，共通の端子及び信号線を通過してアドレス入力回路に取り込まれることは技術常識であるから（乙４【０１１１，図１３参照，上記図１は，バイパスとして分離後】）の状態が描かれていることは明白であり，図１には，読み出しアドレス信号１０が通過する信号線が，入力アドレス信号５が通過する信号線の基となる部分から分岐したものであることは開示されているに等しい。そして，上記のとおり，書き込みアドレスレジスタ回路６が「シフトレジスタ」に相当するから，これと並列に設けられた読み出しアドレス信号１０が通過する信号線が「バイパス回路」に相当し，乙８発明には，データの読み出し動作においてアドレス信号が「バイパス回路」を通過することが開示されている。したがって，乙８公報には，構成要件Ｅ及びＦが開示されている。②そして，乙４発明と乙８発明はいずれもメモリの内部回路の構成を開示している点で本件特許発明と同一であり，前述の乙４発明の課題を解決するために，同じメモリの技術分野に属する乙８発明に開示する構成要件ＤないしＦに相当する部分を乙４発明のメモリに置換又は付加することは，当業者の通常の創作能力の発揮にすぎない。c)原告の主張に対する反論原告が，乙８発明は論理ＬＳＩのレジスタに関するものであるとして挙げた段落【０００２】は，乙８公報における【従来の技術】の説明に すぎず，乙８発明は，論理ＬＳＩのレジスタに関する構成に限定されるものではない。乙８の【発明の名称】欄【産業上の利用分野】欄【特，，許請求の範囲】欄のいずれにもそのような記載はない。したがって，原告の主張のように外部からの入力データ信号，入力アドレス信号の「外部」をレジスタの外部と限定して解釈することも誤っていることは明らかであり，一般的に，外部端子数の制約等から，チップ外部と信号をやりとりするにあたり，チップの外部端子やそこにつながる信号線を共通化する例はあるのであるから（原告もその点は認めている。），乙８公報の図１において，読み出しアドレス信号１０が通過する信号線が，入力アドレス信号５が通過する信号線の基となる部分から分岐したものであることは開示されているに等しく，乙８公報には「バイパス回路」が開示されているまた乙８発明における高速同時書き込み読み出しは。，，両信号のアドレスが同一である場合の動作であるから乙８００２０（【】ないし【００２２】），バイパスとして分岐する前に両者が共通の信号線を通過することによる問題は何ら生じない。ウ乙４発明及び乙２１発明に基づく主張a)乙４公報には，構成要件ＡないしＣ及びＧが開示されている。また，特許第２５５４８１６号公報（以下「乙２１公報」といい，これに開示DFされている発明を「乙２１発明」という）に構成要件。ないしが開示されており，乙４発明と乙２１発明を組み合わせることは当業者にとって容易であるから，本件特許発明には進歩性がない。b)①乙２１発明は，半導体記憶装置にかかるものである（乙２１【０００１】）。その第１実施例のシフトレジスタ２１は，カラムアドレスを指定するためのアドレス指定信号を出力し，カラム選択回路１３を選択制御するためのものであり，カラム選択回路１３はメモリセルアレイ１０のカラムを指定するための回路である（乙２１【００２０】， 【００２１，図１。また，乙２１発明のシフトレジスタの１段分】）a２１は，カラムアドレスを指定するアドレス指定信号をデータ転送/用クロックφ１に応答して取り込み，その反転信号φ１に応答して出力するから，構成要件Ｄの「前記アドレス入力回路」に相当し，また，データ転送用クロックφ１及びφ２に応答して，第１のデータ転送ゲート２７及び第２のデータ転送ゲート２９が交互にオン状態になってアドレス信号をシフト動作するから，構成要件Ｄの「前記クロック信号に応答してシフト動作するシフトレジスタ」に相当する（乙２１【００２６】，【００２７】，【００３０】）。したがって，乙２１発明には構成要件Ｄが開示されている。aまた，乙２１公報には，シフトレジスタの１段分２１と並列にバaイパス回路２２を設ける構成が開示されているから，構成要件Ｅが開示されている（乙２１【００２４】，【００２８】）。bさらに，乙２１発明のシフトレジスタ７２は，メモリセルに記憶されたデータを読み出す動作時に用いられるものであり「・・・シ，abaフトレジスタ７２，７２に対応して，シフトレジスタ７２，７b２の所望の段をバイパスさせることが可能な２個のバイパス回路」bのうちの１個のバイパス回路が，シフトレジスタ７２に対応して読み出し動作時に用いられる（乙２１【００８４】，【００８５，図１】７。したがって，乙２１公報には，構成要件Ｆも開示されている。）②そして，乙４発明及び乙２１発明は，いずれもメモリの内部回路の構成である点で本件特許発明と同一であり，前述の乙４発明の課題を解決するために，同じ「メモリ」の技術分野に属する乙２１公報に開示されている構成要件ＤないしＦに相当する部分を乙４発明の「メモリ」に置換又は付加することは当業者の通常の創作能力の発揮にすぎない。 〔原告の主張〕ア乙４発明及び乙５発明に基づく主張についてa)乙４発明の解決主題も構成も本件特許発明とは異なるものであり，構成要件Ａ及びＢは開示されていない。また，乙５発明の構成も本件特許発明とは異なるものであり，これらを組み合わせる動機はない。b)①乙４公報には，アドレス信号とデータ信号のタイミングを調整するために必要となる「クロック信号に応答して前記アドレス信号を出力するアドレス入力回路」について記載も示唆もされておらず，クロック信号に応答して取り込むアドレス信号の出力と，ストローブ信号に応答して取り込むデータ信号の出力をともに，クロック信号に応答するようタイミングを制御することも記載も示唆もされていないから，構成要件Ａを開示していない。また，本件特許発明における「ストローブ信号」は，その「エッジ」を対応するデータ信号に同期させた信号である（本件特許明細書【０００３】，【００７２】）のに対し，乙４発明のエコークロック信号は，そのハイの期間を対応するデータ信号に同期させた信号である乙「」（４の図１５）から，本件特許発明の「ストローブ信号」には該当しない。したがって，乙４公報には構成要件Ｂも開示されていない。構成要件Ａが構成要件Ｂとともに，クロック信号に応答して取り込むアドレス信号の出力のタイミングと，クロック信号とは異なるストローブ信号に応答して取り込むデータ信号の出力のタイミングをともに，クロック信号に応答するよう規定し，アドレス信号とデータ信号の対応関係を正確に保つことを規定していることは，本件特許明細書にも明確に記載されている（本件特許明細書【００１３】，【００１４】）。②構成要件Ｄの「前記アドレス入力回路」は「クロック信号に応答，してアドレス信号を取込み・・・アドレス信号を出力する（構成，」 要件Ａ）ものであるから，アドレス信号の回路であることは当然であり，また「シフトレジスタ」は，構成要件ＡないしＣという具体的，な回路の構成において「異なるタイミングで取り込んだ２種類の信，号を，内部回路が対応付けながら正確かつ高速に処理，転送する」（本件特許明細書【００１３）ために設けられ「シフトレジスタと並】，列にバイパス回路を設け（構成要件Ｅ」），「アドレス信号は前記バイパス回路を通過する（構成要件Ｆ）ものであるから，当然にアドレ」ス信号を通過させる回路であって，構成要件Ｄは，アドレス信号をクロック信号に応答してシフト動作するシフトレジスタにより伝送する「アドレス入力回路」を規定している。しかし，乙５発明は，ＣＰＵの動作サイクルからみてメモリアクセスをもっとも効率的に行うタイミングを定めるものであり，メモリの内部回路へのアドレス信号とデータ信号の到達時刻のずれを，タイミング合わせにより解決する本件特許発明とは異なる。乙５発明の遅延回路１８は，本件特許発明のアドレス入力回路におけるアドレス信号の入力や伝送に直接関わるものではなく，データ書き込み時にＤＲＡＭがアドレス信号をいつ読み込/むかを示すアドレスストローブ信号(ＲＡＳＣＡＳ)の発生タイミングを制御する回路に係るものである。乙５発明は「全体的に，タイミングがＣＰＵクロックとは非同期であり，遅延素子を用いてタイミングを作っているところにも特徴」があり（乙５の４丁目右上段から左下段，遅延は「一定時間」であって（乙５の３丁目左下段，遅延））させるためにクロック信号は一切用いていないから，この発明の技術的課題からは，クロックに同期して動作するシフトレジスタ（構成要件Ｄのシフトレジスタは，クロックと同期し，クロック信号の使用周波数により遅延時間を自動調整するもので「一定時間」の遅延をするものでない）は想到されない。加えて，シフトレジスタは，入力端。 子にデータ信号が入力されるが，タイミング信号であるＣＡＳ信号のようなものがシフトレジスタの入力端子に入力されることは技術的にあり得ない。したがって，乙５公報は構成要件Ｄを開示していない。また，被告がバイパス回路に相当すると主張する乙５発明の遅延回路１８と並列の配線は「アドレス入力回路」におけるアドレス信号，を伝送する回路ではなく，タイミング信号であるＣＡＳ信号を伝送する回路である上「本線」というべきものであり，遅延回路１８は本，線に並列に設けた付加構成であるこの本線を通過するＣＡＳ信号は。，遅延回路を通ることなく単に短絡するというものではない。このような遅延回路１８と並列の配線は，シフトレジスタにより構成される回路を通ることなく短絡する構成要件Ｅにおける「バイパス回路」には相当せず，乙５公報には構成要件Ｅが開示されていない。さらに，上記のように，乙５発明の遅延回路１８などの回路はアドレス入力回路ではなく，また遅延回路１８と並行な配線はバイパス回路でもない。乙５発明におけるアドレス信号（ＡＤ）は，リード時もライト時も同じアドレス線１２０を通るものが用いられており，構成要件Ｆと異なる上，乙５発明におけるＣＡＳ信号自体，本件特許発明の構成に存在しないタイミング信号であり，本件特許発明の構成において，乙５発明の技術を用いる余地はない。したがって，乙５公報には構成要件Ｆも開示されていない。なお，被告は，本件特許発明のようにアドレス信号がバイパス回路を直接通過することにより，当該タイミングでデータ信号をメモリセルに書き込む構成にするか，乙５発明のようにアドレス信号を取り込むタイミングを示すＣＡＳ信号がバイパス回路を通過することによって，当該タイミングでデータ信号をメモリセルに書き込む構成とするかは，設計事項にすぎない旨主張する。しかし，カラムアドレスの取り込みタイミングを示すＣＡＳ信号と，アドレス 入力回路から出力されるアドレス信号のタイミングは全く別のものであるし，ＣＰＵ内部での動作としてＣＰＵが何もしないウエイトサイクルをなくすという乙５発明の課題は，本件特許発明の課題であるアドレス信号とデータ信号を異なるタイミングで受け取る場合のアドレス信号のタイミング調整（遅延）とは別の課題であるから，設計事項とはいえない。a加えて，乙５発明における記憶回路は，乙５公報の第１図( )のＤＲＡＭ１３等，乙５発明の制御回路とは関係のない部分であり，メモリのアドレス信号やデータ信号の入力回路にかかわるものではなく，アドレス信号を読み込む動作タイミングをデータ読み込み時と書き込み時とで切り替える，メモリの外部回路にすぎず，構成要件Ｇにおける「記憶回路」に相当しないから，乙５公報は構成要件Ｇを開示していない。③以上のとおり，乙４公報には構成要件Ａ，Ｂ及びＤないしＦが開示されておらず，乙５公報にはすべての構成要件が開示されていないから，これらを組み合わせたところで本件特許発明には想到し得ない。また，乙４発明は，エコークロックとシステムクロックのタイミングのズレを，連続する四つのデータ信号を記憶し，データ保持期間を長くすることによって解決したものである。既に解決した課題に対して，さらにアドレス入力回路においてアドレス信号とデータ信号の入力のタイミングのずれを解決するためのシフトレジスタなどによるタイミング調整を行う必要はなく，そのための回路について何ら開示も示唆もない。したがって，乙４発明には，乙５発明との組合せの動機付けもない。乙５発明は，ＤＲＡＭ１３等の記憶回路にどのようにアクセスするかにかかるもので，ＣＰＵのメモリアクセスを能率よく行うため，メ モリアクセスのためのタイミング信号であるＣＡＳ信号を，メモリ読み出し時にはそのまま用い，メモリ書き込み時に一定時間だけ遅らせるというものであって，メモリのアドレス信号とデータ信号の受け取りタイミングのずれに対応するためにアドレス信号のタイミングを調整するものではなく，乙５公報には，本件特許発明の構成は何ら開示されていない。したがって，構成要件Ａ，Ｂ及びＤないしＦについて，その構成を設ける課題自体についても手がかりがない乙４発明の構成に乙５発明の構成が有しない様々な本件特許発明の特徴的構成を付加・置換しつつ組み合わせることは，当業者にとって容易なものとはいえない。その上，乙５発明は，全体的にタイミングがＣＰＵクロックとは非同期であり，遅延素子を用いてタイミングを作っているというところにも特徴があるもので（乙５の４丁目右上段，クロック信号に応答）して緻密に記憶回路を制御する本件特許発明の構成とは根本から相容れないものであるから，組み合わせ自体不可能である。イ乙４発明及び乙８発明に基づく主張についてaABDF)乙８公報には構成要件，及びないしが開示されていない。すなわち乙８公報には図１の書き込みアドレスレジスタ回路６が，，，クロック信号に応答してシフト動作するシフトレジスタを備えることの記載がなく，クロック信号によりアドレス信号の取り込みと出力のタイミングをそれぞれ制御するアドレス入力回路の記載もない。被告は，乙４公報に構成要件Ａが開示されていることを例に挙げ，クロック信号に同期させてアドレス信号の入出力のタイミングを制御することは周知技術であると主張するが，乙４公報に構成要件Ａが開示されていないことは前述のとおりである。したがって，乙８公報には，構成要件Ｄが開示も示唆もされていない。 また，乙８公報には，アドレス入力回路においてシフト動作するシフトレジスタと並列のバイパス回路も記載されていない。これは，乙８発明は，本件特許発明のようなメモリチップ外部からの入力信号に関わるものではなく，論理ＬＳＩのレジスタに関するもので（乙８【０００２】），種々の演算を実行する論理回路部と同時書き込み読み出しが可能なレジスタが同一半導体チップに形成されており，その間の信号のやりとりにおいては，共通の端子や信号線を用いる必然性がないことによる。したがって，乙８公報には，構成要件ＥもＦも開示されていない。b)そして，乙４公報には，システムクロックに同期してアドレス信号を受け取り，エコークロック信号に同期してデータ信号を受け取るメモリが記載されているが，乙８公報には，アドレス信号とデータ信号を２系統のクロック信号で受け取ることの記載はなく，アドレス信号とデータ信号を受け取る構成について乙４発明と乙８発明の構成は全く異なる上，乙４発明は，データ入力をシリアル・パラレル変換するという構成により２系統のクロック信号間のスキューという問題を解決しており，その解決済みの課題に対して，さらに乙８発明のような，書き込みアドレスレジスタ回路で入力アドレス信号５を１周期遅延させる（乙８【００１８】，【００１９）必要性の認識もその示唆も全くない。したがっ】て，乙４発明の課題を解決するために乙８発明の技術手段を適用することが，当業者にとって容易であるとはいえない。ウ乙４発明及び乙２１発明に基づく主張について乙２１発明は，シリアルアクセスメモリの冗長技術に関するもので，図２の「カラム選択回路へ」の矢印の先に不良があった場合に，その選択をしないようにするためのものにすぎない（乙２１【０００８】，【００８７】）。乙２１公報には，ストローブ信号の開示がそもそもなく，図２の回路にアドレス信号とデータ信号のタイミングを調整する機能はない。乙 ２１発明の構成は，本件特許発明と，目的も解決すべき課題も作用も効果も異なるものであり，乙４発明と組み合わせても本件特許発明の構成とはならないし，課題，作用，機能もかかわりがないものが組み合わせられるものではない。(2)明細書の記載不備（特許法３６条６項１号）について〔被告の主張〕本件特許明細書の特許請求の範囲（請求項３３）には，発明の詳細な説明に記載された発明の課題を解決するための手段が含まれておらず，発明の詳細な説明に記載された発明の範囲を超えて特許されたものであるから，本件特許明細書は特許法３６条６項１号に反するものであり，本件特許は無効とされるべきものである。すなわち，本件特許発明の「発明が解決しようとする課題」は，図２４に示される最短ｔＤＳＳのタイミング，及び図２５に示される最長ｔＤＳＳのタイミングのいずれにおいても，アドレスと対応するデータとをクロックに同期したタイミングで同時に内部回路に供給することである（本件特許明細書【００１１】，【００１２】）。そして，最短，最長ｔＤＳＳのタイミングのいずれにおいてもアドレスと対応するデータとをクロックに同期したタイミングで同時に内部回路に供給するためには２組のデータラッチが必要である本件特許明細書０，（【１０７】）。以上のとおり，本件特許発明においては，複数組のデータラッチ回路に順番にデータを書き込み，また順番にデータを読み出す手段が，発明の課題を解決するためには必須の手段といえる。本件特許の請求項３３には，発明の詳細に説明された課題を解決するために必須の上記手段が含まれていないから，請求項３３に係る本件特許発明は発明の詳細な説明に記載した発明の範囲を超えており，本件特許明細 書には特許法３６条６項１号違反の不備がある。〔原告の主張〕本件特許発明においては，データストローブ信号に同期してデータ入力を行うにあたり，データストローブ信号の許容範囲に対応できるように，その許容範囲において取り込み，保持すべきデータの量に応じた数のデータ信号をストローブ信号に応答して取り込む手段を用いており（本件特許明細書【００１４】，【００６９】，【００８１】，【０００７，図１１，図】１２等，データを取り込む動作自体が，ラッチに取り込まれるとか，ラ）ッチすると呼ばれている。本件特許発明の「データ入力回路」は，データをラッチする回路を有する回路であり，それは，本件特許明細書の図１０に示される第２実施例において，データラッチ５１，５３，５４，５６及びシフトレジスタ５２，５５を「ストローブ信号に応答してデータ信号を取り込み，前記クロック信号に応答して前記データ信号を出力するデータ入力回路」として記載されている。そして，この部分の詳細な回路が図１７で示されている。以上のとおり，本件特許明細書の発明の詳細な説明においては，被告のいう「データラッチ回路」に関わる構成が構成要件Ｂに記載されたとおり示されているから，特許請求の範囲の請求項３３の記載は，発明の詳細な説明に記載された発明の課題を解決するための手段が記載されているといえる。
👤 原告の主張
３争点３（差止めの必要性）について〔原告の主張〕被告は，本件特許発明の技術的範囲に属する被告製品をいずれも輸入・販売しており，これは本件特許権を侵害する行為であるから，その侵害行為の差し止めと侵害行為を組成した被告製品の廃棄が認められるべきである（特許法１００条１項，２項。） 〔被告の主張〕1( )被告は，以下のとおり，被告製品の一部について，輸入・販売していない。アイ号製品a)Ｎａｎｙａブランドダイナミック・ランダム・アクセス・メモリ「１２８ＭｂＤＤＲＳＤＲＡＭ」のうち，ＮＴ５ＤＳ１６Ｍ８ＡＴ，ＮＴ５ＤＳ８Ｍ１６ＦＳ及びＮＴ５ＤＳ４Ｍ３２ＥＧは輸入・販売しているが，その余は輸入・販売していない。「２５６ＭｂＤＤＲＳＤＲＡＭ」のうち，ＮＴ５ＤＳ３２Ｍ８ＡＴ，ＮＴ５ＤＳ３２Ｍ８ＡＷ，ＮＴ５ＤＳ６４Ｍ４ＢＴ，ＮＴ５ＤＳ３２Ｍ８ＢＴ，ＮＴ５ＤＳ１６Ｍ１６ＢＴ，ＮＴ５ＤＳ３２Ｍ８ＢＦ，ＮＴ５ＤＳ１６Ｍ１６ＢＦ，ＮＴ５ＤＳ３２Ｍ８ＣＴ，ＮＴ５ＤＳ１６Ｍ１６ＣＴ，ＮＴ５ＤＳ３２Ｍ８ＣＳ，ＮＴ５ＤＳ１６Ｍ１６ＣＳ，ＮＴ５ＤＳ３２Ｍ８ＢＳ，ＮＴ５ＤＳ１６Ｍ１６ＢＳ，ＮＴ５ＤＳ１６Ｍ１６ＣＧ及びＮＴ５ＤＳ１６Ｍ１６ＢＧは輸入・販売しているが，その余は輸入・販売していない。「５１２ＭｂＤＤＲＳＤＲＡＭ」のうち，ＮＴ５ＤＳ３２Ｍ１６ＢＴ，ＮＴ５ＤＳ６４Ｍ８ＢＦ，ＮＴ５ＤＳ６４Ｍ８ＢＧ，ＮＴ５ＤＳ３２Ｍ１６ＢＧ，ＮＴ５ＤＳ６４Ｍ８ＢＳ，ＮＴ５ＤＳ３２Ｍ１６ＢＳ，ＮＴ５ＤＳ６４Ｍ８ＡＦ及びＮＴ５ＤＳ３２Ｍ１６ＡＦは輸入・販売しているが，その余は輸入・販売していない。「２５６ＭｂＤＤＲ２ＳＤＲＡＭ」については，輸入・販売していない。「５１２ＭｂＤＤＲ２ＳＤＲＡＭ」のうち，ＮＴ５ＴＵ６４Ｍ８ＡＢ，ＮＴ５ＴＵ１２８Ｍ４ＡＥ，ＮＴ５ＴＵ６４Ｍ８ＡＥ，ＮＴ５ＴＵ３２Ｍ１６ＡＧ，ＮＴ５ＴＵ６４Ｍ８ＢＥ及びＮＴ５ＴＵ３２Ｍ１６ＢＧは 輸入・販売しているが，その余は輸入・販売していない。「１ＧｂＤＤＲ２ＳＤＲＡＭ」のうち，ＮＴ５ＴＵ１２８Ｍ８ＢＪ及びＮＴ５ＴＵ６４Ｍ１６ＢＭは輸入・販売しているが，その余は輸入・販売していない。「２ＧｂＤＤＲ２ＳＤＲＡＭ，及び「５１２Ｍｂ」，ＤＤＲ３ＳＤＲＡＭ」については，いずれも輸入・販売していない。b)Ｅｌｉｘｉｒブランドダイナミック・ランダム・アクセス・メモリＥｌｉｘｉｒブランドダイナミック・ランダム・アクセス・メモリについては，いずれも輸入・販売していない。c)ＳｕｐｅｒＥｌｉｘｉｒブランドダイナミック・ランダム・アクセス・メモリＳｕｐｅｒＥｌｉｘｉｒブランドダイナミック・ランダム・アクセス・メモリについては，いずれも輸入・販売していない。イロ号製品a)Ｎａｎｙａブランド「ＤＤＲＵＤＩＭＭ」のうち，ＮＴ２５６Ｄ６４Ｓ８８Ｃ０Ｇ，ＮＴ２５６Ｄ６４Ｓ８８Ｃ０ＧＹ，ＮＴ５１２Ｄ６４Ｓ８ＨＣ０Ｇ，ＮＴ５１２Ｄ６４Ｓ８ＨＣ０ＧＹ，ＮＴ１ＧＤ６４Ｓ８ＨＢ０ＧＹ，ＮＴ５１２Ｄ６４Ｓ８８Ｂ０ＧＹ及びＮＴ２５６Ｄ６４ＳＨ４Ｂ０ＧＹを含むロ号製品は輸入・販売しているが，その余を含むロ号製品は輸入・販売していない。「ＤＤＲＳＯＤＩＭＭ」を含むロ号製品は，いずれも輸入・販売している。「ＤＤＲＲＤＩＭＭ」を含むロ号製品は，いずれも輸入・販売していない。「ＤＤＲ２ＵＤＩＭＭ」のうち，ＮＴ５１２Ｔ６４Ｕ８８Ａ０ＢＹ，ＮＴ１ＧＴ６４Ｕ８ＨＡ０ＢＹ，ＮＴ２５６Ｔ６４ＵＨ４Ａ０Ｆ，ＮＴ５ １２Ｔ６４Ｕ８８Ａ０Ｆ，ＮＴ５１２Ｔ７２Ｕ８９Ａ０Ｆ，ＮＴ２５６Ｔ６４ＵＨ４Ａ０ＦＹ，ＮＴ２５６Ｔ６４ＵＨ４Ａ１ＦＹ，ＮＴ５１２Ｔ６４Ｕ８８Ａ１ＢＹ，ＮＴ１ＧＴ６４Ｕ８ＨＡ１ＢＹ，ＮＴ１ＧＴ６４Ｕ８ＨＢ０ＢＹ，ＮＴ５１２Ｔ６４Ｕ８８Ｂ０ＢＹ及びＮＴ２５６Ｔ６４ＵＨ４Ｂ０ＦＹを含むロ号製品は輸入・販売しているが，その余を含むロ号製品は輸入・販売していない。「ＤＤＲ２ＳＯＤＩＭＭ」のうち，ＮＴ１ＧＴ６４Ｕ８ＨＡ０ＢＮ，ＮＴ２５６Ｔ６４ＵＨ４Ａ０ＦＮ，ＮＴ５１２Ｔ６４ＵＨ８Ａ０ＦＮ，ＮＴ５１２Ｔ６４ＵＨ８Ａ１ＦＮ，ＮＴ１ＧＴ６４Ｕ８ＨＢ０ＢＮ，ＮＴ２５６Ｔ６４ＵＨ４Ａ１ＦＮ，ＮＴ２５６Ｔ６４ＵＨ４Ｂ０ＦＮ及びＮＴ５１２Ｔ６４ＵＨ８Ｂ０ＦＮを含むロ号製品は輸入・販売しているが，その余を含むロ号製品は輸入・販売していない。「ＤＤＲ２ＲＤＩＭＭ」のうち，ＮＴ１ＧＴ７２Ｕ４ＰＡ０ＢＶを含むロ号製品は輸入・販売しているが，その余を含むロ号製品は輸入・販売していない。「ＤＤＲ２ＦＢＤＩＭＭ」については，ＮＴ５１２Ｔ７２Ｕ８９Ａ５ＢＤを含むロ号製品は輸入・販売しているが，その余を含むロ号製品は輸入・販売していない。「ＤＤＲ３ＵＤＩＭＭ」を含むロ号製品は，輸入・販売していない。b)Ｅｌｉｘｉｒブランド「ＤＤＲＳＤＲＡＭＳＯＤＩＭＭ」のうち，Ｍ２Ｓ５１２６４ＤＳＨ８Ｂ１Ｇ，Ｍ２Ｓ５１２６４ＤＳＨ８Ａ０Ｆ及びＭ２Ｎ５１２６４ＤＳＨ８Ｂ１Ｇを含むロ号製品は輸入・販売しているが，その余を含むロ号製品は輸入・販売していない。「ＤＤＲＳＤＲＡＭＵｎｂｕｆｆｅｒｅｄＤＩＭＭ」のうち，Ｍ２Ｕ２５６６４ＤＳ８８Ｂ３Ｇ，Ｍ２Ｕ２５６６４ＤＳ８８Ｂ３Ｆ，Ｍ２ Ｕ２５６６４ＤＳＨ８Ｂ３Ｇ，Ｍ２Ｕ２５６６４ＤＳ８８Ｃ１Ｇ，Ｍ２Ｕ２５６６４ＤＳ８８Ｃ３Ｇ，Ｍ２Ｕ２５６６４ＤＳ８８Ｂ５Ｇ，Ｍ２Ｕ２５６６４ＤＳＨ４Ｂ１Ｇ，Ｍ２Ｙ２５６６４ＤＳＨ４Ｂ１Ｇ，Ｍ２Ｙ２５６６４ＤＳ８８Ｃ３Ｇ，Ｍ２Ｙ２５６６４ＤＳ８８Ｂ１Ｇ，Ｍ２Ｕ５１２６４ＤＳ８ＨＢ３Ｇ，Ｍ２Ｕ５１２６４ＤＳ８８Ａ０Ｆ，Ｍ２Ｕ５１２６４ＤＳ８ＨＣ１Ｇ，Ｍ２Ｕ５１２６４ＤＳ８ＨＣ３Ｇ，Ｍ２Ｕ５１２６４ＤＳ８８Ａ１Ｆ，Ｍ２Ｕ５１２６４ＤＳ８ＨＡ０Ｇ，Ｍ２Ｕ５１２６４ＤＳ８８Ｂ１Ｇ，Ｍ２Ｙ５１２６４ＤＳ８８Ｂ１Ｇ，Ｍ２Ｙ５１２６４ＤＳ８ＨＣ３Ｇ，Ｍ２Ｕ１Ｇ６４ＤＳ８ＨＡ１Ｆ，Ｍ２Ｕ１Ｇ６４ＤＳ８ＨＡ０Ｆ，Ｍ２Ｕ１Ｇ６４ＤＳ８ＨＢ１Ｇ，Ｍ２Ｕ１Ｇ６４ＤＳ８ＨＣ１Ｇ，Ｍ２Ｙ１Ｇ６４ＤＳ８ＨＢ１Ｇ及びＭ２Ｙ１Ｇ６４ＤＳ８ＨＣ１Ｇを含むロ号製品は輸入・販売しているが，その余を含むロ号製品は輸入・販売していない。「ＤＤＲ２ＳＤＲＡＭＳＯＤＩＭＭ」のうち，Ｍ２Ｎ２５６６４ＴＵＨ４Ｂ０Ｆ，Ｍ２Ｎ５１２６４ＴＵＨ８Ａ２Ｆ及びＭ２Ｎ１Ｇ６４ＴＵ８ＨＡ２Ｂを含むロ号製品は輸入・販売しているが，その余を含むロ号製品は輸入・販売していない。「ＤＤＲ２ＳＤＲＡＭＵｎｂｕｆｆｅｒｅｄＤＩＭＭ」のうち，Ｍ２Ｕ２５６６４ＴＵＨ４Ａ０Ｆ，Ｍ２Ｕ５１２６４ＴＵ８８Ａ０Ｆ，Ｍ２Ｕ１Ｇ６４ＴＵ８ＨＡ０Ｆ，Ｍ２Ｕ１Ｇ６４ＴＵ８ＨＡ０Ｂ，Ｍ２Ｕ１Ｇ６４ＴＵ８ＨＡ２Ｂ，Ｍ２Ｕ１Ｇ６４ＴＵ８ＨＡ２Ｆ，Ｍ２Ｕ５１２６４ＴＵ８８Ａ０Ｂ，Ｍ２Ｕ５１２６４ＴＵ８８Ａ２Ｂ，Ｍ２Ｕ５１２６４ＴＵ８８Ａ２Ｆ，Ｍ２Ｙ５１２６４ＴＵ８８Ｂ０Ｂ，Ｍ２Ｙ５１２６４ＴＵ８８Ａ０Ｂ，Ｍ２Ｙ５１２６４ＴＵ８８Ａ２Ｂ，Ｍ２Ｙ１Ｇ６４ＴＵ８ＨＡ２Ｂ及びＭ２Ｙ１Ｇ６４ＴＵ８ＨＢ０Ｂを含むロ号製品は輸入・販売しているが，その余を含むロ号製品は輸入・販売していない。 「ＤＤＲ２ＳＤＲＡＭＦＢＤＩＭＭ」のうち，Ｍ２Ｄ５１２７２ＴＵ８９Ａ８Ｂ及びＭ２Ｄ１Ｇ７２ＴＵ８ＰＡ６Ｂを含むロ号製品は輸入・販売しているが，その余を含むロ号製品は輸入・販売していない。c)ＳｕｐｅｒＥｌｉｘｉｒブランド「ＤＤＲＳＤＲＡＭＳＯＤＩＭＭ」のうち，Ｍ１Ｓ２５６６４ＤＳＨ８Ｃ１Ｇを含むロ号製品は輸入・販売しているが，その余を含むロ号製品は輸入・販売していない。「ＤＤＲＳＤＲＡＭＵｎｂｕｆｆｅｒｅｄＤＩＭＭ」のうち，Ｍ１Ｕ２５６６４ＤＳ８８Ｂ３Ｇ，Ｍ１Ｕ２５６６４ＤＳ８８Ｃ３Ｇ，Ｍ１Ｕ５１２６４ＤＳ８ＨＣ１Ｇ，Ｍ１Ｕ５１２６４ＤＳ８ＨＣ３Ｇ，Ｍ１Ｕ５１２６４ＤＳ８ＨＢ３Ｇ及びＭ１Ｙ５１２６４ＤＳ８８Ｂ１Ｇを含むロ号製品は輸入・販売しているが，その余を含むロ号製品は輸入・販売していない。「ＤＤＲ２ＳＤＲＡＭＳＯＤＩＭＭ」のうち，Ｍ１Ｓ５１２６４ＴＵＨ８Ａ０Ｆ及びＭ１Ｎ５１２６４ＴＵＨ８Ａ２Ｆを含むロ号製品は輸入・販売しているが，その余を含むロ号製品は輸入・販売していない。「ＤＤＲ２ＳＤＲＡＭＵｎｂｕｆｆｅｒｅｄＤＩＭＭ」のうち，Ｍ１Ｕ２５６６４ＴＵＨ４Ａ０Ｆ，Ｍ１Ｕ５１２６４ＴＵ８８Ａ０Ｆ及びＭ１Ｙ１Ｇ６４ＴＵ８ＨＡ０Ｂを含むロ号製品は輸入・販売しているが，その余を含むロ号製品は輸入・販売していない。2( )また，被告が輸入・販売していた被告製品のうちの以下のものは，既にナンヤにおいて製造を終了している。アイ号製品Ｎａｎｙａブランドダイナミック・ランダム・アクセス・メモリ「１２８ＭｂＤＤＲＳＤＲＡＭ」のうち，ＮＴ５ＤＳ１６Ｍ８ＡＴ及びＮＴ５ＳＶ８Ｍ１６ＤＳ 「２５６ＭｂＤＤＲＳＤＲＡＭ」のうち，ＮＴ５ＤＳ３２Ｍ８ＡＴ，ＮＴ５ＤＳ３２Ｍ８ＡＷ，ＮＴ５ＤＳ６４Ｍ４ＢＴ，ＮＴ５ＤＳ３２Ｍ８ＢＴ，ＮＴ５ＤＳ１６Ｍ１６ＢＴ，ＮＴ５ＤＳ３２Ｍ８ＢＦ，ＮＴ５ＤＳ１６Ｍ１６ＢＦ，ＮＴ５ＤＳ３２Ｍ８ＢＳ，ＮＴ５ＤＳ１６Ｍ１６ＢＳ及びＮＴ５ＤＳ１６Ｍ１６ＢＧ「５１２ＭｂＤＤＲＳＤＲＡＭ」のうち，ＮＴ５ＤＳ６４Ｍ８ＡＦ及びＮＴ５ＤＳ３２Ｍ１６ＡＦイロ号製品a)Ｎａｎｙａブランド「ＤＤＲＵＤＩＭＭ」のうち，ＮＴ２５６Ｄ６４Ｓ８８Ｃ０Ｇ及びＮＴ５１２Ｄ６４Ｓ８ＨＣ０Ｇ「ＤＤＲＳＯＤＩＭＭ」のうち，ＮＴ２５６Ｄ６４ＳＨ８Ｃ０ＧＭ，ＮＴ５１２Ｄ６４ＳＨ８Ｂ０ＧＭ，ＮＴ１ＧＤ６４Ｓ８ＨＢ０ＦＭ，ＮＴ１ＧＤ６４Ｓ８ＨＢ０ＦＮ，ＮＴ２５６Ｄ６４Ｓ８８ＡＭＧＭ及びＮＴ５１２Ｄ６４Ｓ８ＨＡＫＷＭ「ＤＤＲ２ＵＤＩＭＭ」のうちＮＴ２５６Ｔ６４ＵＨ４Ａ０Ｆ，ＮＴ５１２Ｔ６４Ｕ８８Ａ０Ｆ及びＮＴ５１２Ｔ７２Ｕ８９Ａ０Ｆb)Ｅｌｉｘｉｒブランド「ＤＤＲＳＤＲＡＭＳＯＤＩＭＭ」のうち，Ｍ２Ｓ５１２６４ＤＳＨ８Ｂ１Ｇ及びＭ２Ｓ５１２６４ＤＳＨ８Ａ０Ｆ「ＤＤＲＳＤＲＡＭＵｎｂｕｆｆｅｒｅｄＤＩＭＭ」のうち，Ｍ２Ｕ２５６６４ＤＳ８８Ｂ３Ｇ，Ｍ２Ｕ２５６６４ＤＳ８８Ｂ３Ｆ，Ｍ２Ｕ２５６６４ＤＳＨ８Ｂ３Ｇ，Ｍ２Ｕ２５６６４ＤＳ８８Ｃ１Ｇ，Ｍ２Ｕ２５６６４ＤＳ８８Ｃ３Ｇ，Ｍ２Ｕ２５６６４ＤＳ８８Ｂ５Ｇ，Ｍ２Ｕ２５６６４ＤＳＨ４Ｂ１Ｇ，Ｍ２Ｕ５１２６４ＤＳ８ＨＢ３Ｇ，Ｍ２Ｕ５１２６４ＤＳ８８Ａ０Ｆ，Ｍ２Ｕ５１２６４ＤＳ８ＨＣ１Ｇ，Ｍ２Ｕ５１２ ６４ＤＳ８ＨＣ３Ｇ，Ｍ２Ｕ５１２６４ＤＳ８８Ａ１Ｆ，Ｍ２Ｕ５１２６４ＤＳ８ＨＡ０Ｇ，Ｍ２Ｕ５１２６４ＤＳ８８Ｂ１Ｇ，Ｍ２Ｕ１Ｇ６４ＤＳ８ＨＡ１Ｆ，Ｍ２Ｕ１Ｇ６４ＤＳ８ＨＡ０Ｆ，Ｍ２Ｕ１Ｇ６４ＤＳ８ＨＢ１Ｇ及びＭ２Ｕ１Ｇ６４ＤＳ８ＨＣ１Ｇ「ＤＤＲ２ＳＤＲＡＭＵｎｂｕｆｆｅｒｅｄＤＩＭＭ」のうち，Ｍ２Ｕ２５６６４ＴＵＨ４Ａ０Ｆ，Ｍ２Ｕ５１２６４ＴＵ８８Ａ０Ｆ，Ｍ２Ｕ１Ｇ６４ＴＵ８ＨＡ０Ｆ，Ｍ２Ｕ１Ｇ６４ＴＵ８ＨＡ０Ｂ，Ｍ２Ｕ１Ｇ６４ＴＵ８ＨＡ２Ｂ，Ｍ２Ｕ１Ｇ６４ＴＵ８ＨＡ２Ｆ，Ｍ２Ｕ５１２６４ＴＵ８８Ａ０Ｂ，Ｍ２Ｕ５１２６４ＴＵ８８Ａ２Ｂ及びＭ２Ｕ５１２６４ＴＵ８８Ａ２Ｆc)ＳｕｐｅｒＥｌｉｘｉｒブランド「ＤＤＲＳＤＲＡＭＳＯＤＩＭＭ」のうち，Ｍ１Ｓ２５６６４ＤＳＨ８Ｃ１Ｇ「ＤＤＲＳＤＲＡＭＵｎｂｕｆｆｅｒｅｄＤＩＭＭ」のうち，Ｍ１Ｕ２５６６４ＤＳ８８Ｂ３Ｇ，Ｍ１Ｕ２５６６４ＤＳ８８Ｃ３Ｇ，Ｍ１Ｕ５１２６４ＤＳ８ＨＣ１Ｇ，Ｍ１Ｕ５１２６４ＤＳ８ＨＣ３Ｇ，Ｍ１Ｕ５１２６４ＤＳ８ＨＢ３Ｇ及びＭ１Ｙ５１２６４ＤＳ８８Ｂ１Ｇ「ＤＤＲ２ＳＤＲＡＭＳＯＤＩＭＭ」のうち，Ｍ１Ｓ５１２６４ＴＵＨ８Ａ０Ｆ及びＭ１Ｎ５１２６４ＴＵＨ８Ａ２Ｆ「ＤＤＲ２ＳＤＲＡＭＵｎｂｕｆｆｅｒｅｄＤＩＭＭ」のうち，Ｍ１Ｕ２５６６４ＴＵＨ４Ａ０Ｆ，Ｍ１Ｕ５１２６４ＴＵ８８Ａ０Ｆ及びＭ１Ｙ１Ｇ６４ＴＵ８ＨＡ０Ｂ3( )したがって，上記の被告が輸入・販売していない被告製品については，その差止め等が認められるべきではなく，また，被告が輸入・販売していたが既にナンヤにおいて製造を終了したものについては，その差止めの利益がなく，やはり差止め等が認められるべきでない。 4( )なお，原告は，ＤＲＡＭの製造はしておらず，他社から購入したＤＲＡＭをモジュールに登載して販売しているにすぎないもので，また，原告が販売しているというモジュールは，他社の販売する同等のモジュールに比して著しく高値であって実際に購入者がいるとは考えにくく，被告のモジュール販売によっても原告の損害はない。したがって，仮に，差止め等が認められる場合でも，仮執行の必要はない。
👤 原告の主張
４争点４（損害の発生及びその額）について〔原告の主張〕1( ) 被告が，平成１５年（２００３年）１月１日から平成１８年（２００５年）１２月３１日までの間において，ナンヤから輸入販売した被告製品の売上高は，親会社のナンヤの発表するアニュアルレポート等に基づいて計算すると，以下の計算式のとおり算出される。
（被告製品の売上高）＝（営業収益（台湾ドル）×（被告製品の占有率）÷（円換算値））20032005（年度分ないし年度分）2006＋（年度被告売上高（円）×（被告製品の占有率））2006（年度分）11210640000.99940.31822003＝億万×÷（年度分（甲１１））18309490000.980.30992004＋億万×÷（年度分（甲１２））15834530000.99860.29342005＋億万×÷（年度分（甲１３））1200.982006＋億×（年度分（甲１４））352102879157900291065389352985＝億万円＋億万円＋億万円1176000＋億万円2646041882＝億万円なお，２００３年度ないし２００５年度については，被告の営業収益Operating Profit（）（台湾ドル建て）を，当該年度の相場に基づき円換算した上， 各年度の総売上高に占める被告製品の売上高の占有率を乗じて算出した。２００６年度の被告製品売上高は，同年度の被告売上高に，被告製品の売上高の割合を乗じたものを合計して算出した。総売上高に占める被告製品の割合については，被告が被告製品の独占的販売代理店であることから，親会社のナンヤの総売上高におけるメモリ製品の売上の占有率を用いて計算した。また，２００６年度については，２００３年度ないし２００５年度の売上の割合の最低値である９８パーセントを用いた。2( ) 本件特許発明は，ＤＤＲＳＤＲＡＭの動作の高速化・実用化にかかわる重要な発明であること「電子・通信用部品」にかかる実施料率の平均値等（甲１，８）にかんがみれば，本件特許発明の実施料率は，５パーセントを下らない。したがって，原告は，平成１５年１月１日から平成１８年１２月３１日までの間の被告の本件特許権侵害行為により，少なくとも，２００３年度ないし２００６年度の被告製品の売上高２６４億６０４１万８８２円に相当な実施料率５パーセントを乗じた１３億２３０２万５４４円の損害を受けた（特許法１０２条３項。）よって，原告は，被告に対し，上記損害額の一部である金１億円の賠償を求める。
（被告製品の売上高）＝（営業収益（台湾ドル）×（被告製品の占有率）÷（円換算値））20032005（年度分ないし年度分）2006＋（年度被告売上高（円）×（被告製品の占有率））2006（年度分）11210640000.99940.31822003＝億万×÷（年度分（甲１１））18309490000.980.30992004＋億万×÷（年度分（甲１２））15834530000.99860.29342005＋億万×÷（年度分（甲１３））1200.982006＋億×（年度分（甲１４））352102879157900291065389352985＝億万円＋億万円＋億万円1176000＋億万円2646041882＝億万円なお，２００３年度ないし２００５年度については，被告の営業収益Operating Profit（）（台湾ドル建て）を，当該年度の相場に基づき円換算した上， 各年度の総売上高に占める被告製品の売上高の占有率を乗じて算出した。２００６年度の被告製品売上高は，同年度の被告売上高に，被告製品の売上高の割合を乗じたものを合計して算出した。総売上高に占める被告製品の割合については，被告が被告製品の独占的販売代理店であることから，親会社のナンヤの総売上高におけるメモリ製品の売上の占有率を用いて計算した。また，２００６年度については，２００３年度ないし２００５年度の売上の割合の最低値である９８パーセントを用いた。2( ) 本件特許発明は，ＤＤＲＳＤＲＡＭの動作の高速化・実用化にかかわる重要な発明であること「電子・通信用部品」にかかる実施料率の平均値等（甲１，８）にかんがみれば，本件特許発明の実施料率は，５パーセントを下らない。したがって，原告は，平成１５年１月１日から平成１８年１２月３１日までの間の被告の本件特許権侵害行為により，少なくとも，２００３年度ないし２００６年度の被告製品の売上高２６４億６０４１万８８２円に相当な実施料率５パーセントを乗じた１３億２３０２万５４４円の損害を受けた（特許法１０２条３項。）よって，原告は，被告に対し，上記損害額の一部である金１億円の賠償を求める。
👤 被告の主張
〔被告の主張〕1( ) 被告は，争点３に関する被告の主張で述べたとおり，被告製品の一部を輸入・販売していない。●（省略）●2( ) 本件特許発明は，ＤＤＲＳＤＲＡＭにおいて重要な特許とは考え難い。また，本件特許発明の属する半導体の分野においては，無数の特許が存在しており，数万件の特許を包括的に実施許諾することが多い上，複数の企業から実施許諾を受けざるを得ないことが多く，包括的な実施許諾であっても実施料率が１％を超えることなどないということは業界の常識であること，近 時の米国連邦取引委員会（ＦＴＣ）のランバス社に対する命令における，ＤＤＲＳＤＲＡＭに関する技術の最大実施料率等にかんがみれば，本件における妥当な実施料率は，０．１２５％を超えることはない。
第４ 争点に対する判断
１争点１（イ号製品は，本件特許発明の技術的範囲に属するか（イ号製品は，本件特許発明の各構成要件を充足するか）。）について(1) 構成要件Ａ，Ｃ及びＦにおける「アドレス信号」について本件特許発明の構成要件Ａ，Ｃ及びＦにおける「アドレス信号」について，列アドレス信号と行アドレス信号とを組み合わせた字義どおりの意味のものであるか「列アドレス信号」であるかについて争いがあるので，本件特許，明細書の発明の詳細な説明を参酌して，これを判断する。ア「アドレス信号」は通常「行アドレス信号と列アドレス信号」を指すものと解されること，及び，メモリ装置においては，原則として，行と列にアドレスデータを分けて，第１のタイミングで行アドレス信号を入力し，次いで第２のタイミングで列アドレス信号を入力して，アドレスデータを時分割で同じアドレス端子から入力し，その後にアドレスに対応するデータ信号を入力することは，いずれも技術常識である（弁論の全趣旨。）イしかし，本件特許発明においては，異なるタイミングで取り込んだアドレス及びデータを正確かつ高速に処理することを目的としており（００【１４】），この目的の下でデータとの高速かつ正確な処理のタイミングが問題となるアドレス信号とは，上記技術常識を背景とすれば，後から入力される列アドレス信号である（行アドレス信号は，列アドレス信号以前に既に入力されているから行アドレス信号とデータ処理とのタイミングが問題になることはない。）。ウ現に，本件特許明細書においては，本件特許発明の実施例に当たる第２実施例の説明において「アドレス信号」との用語を「列アドレス信号」， を意味する用語として使用していること，並びに，第１実施例の説明，第３実施例の説明及び従来技術の説明においても「アドレス信号」との用，語を「列アドレス信号」を意味する用語として使用していることは，次に述べるとおりである。本件特許明細書の発明の詳細な説明においては，「アドレス信号」を「列アドレス信号」と明確に定義する記載はないものの，「アドレス信号」をいずれも「列アドレス信号」の意味に使用しているものと解すべきである（本件特許明細書においては，次に述べるとおり，多数箇所において「アドレス信号」との用語を使用しており，特定の記載のみを取り上げれば，その中には「アドレス信号」が，列アドレス信号と，行アドレス信号とを組み合わせたものを意味するのか，列アドレス信号を意味するのか判然としない箇所もあるものの，明細書中の同一の用語は同じ意味で使用されるべきであること，並びに，第１実施例，第２実施例，第３実施例及び従来の技術それぞれにおける本件特許明細書の記載全体をみると「アドレス信号」を列アドレス信号の意味で使用していることが，明らかである。）。a)
第１の実施例に関する記載について
第１の実施例に関する発明の詳細な説明においては，「アドレス信号」との用語は，まず，【００２９】，【００３２】，【００４３】，【００４４】，【００４５】，【００４８】において記載されている。このうち【００，４５】においては「アドレス信号はアドレスバッファ２８からプリデ，コーダ３４及び３５に送られる・・・プリデコーダ３４，３５はプリ。デコード動作を行ない，その結果のデコードされたアドレス信号がコラムデコーダ４０及び４１に供給されるコラムデコーダ４０及び４１は。，プリデコード結果を更にデコードして，データ書き込みアドレスをデコード指定する」と記載されており，第１実施例における「アドレス信。号」との用語が列（コラム）アドレス信号を意味するものとして記載さ れていることは，この記載から明らかである。また，実施例１の図１もコラムデコーダ４０，４１のみを記載しており，当然存在すべきロウデコーダの記載を省略していることも，本件特許明細書における「アドレス信号」との用語が列（コラム）アドレス信号を念頭に置いていることと符合する。
第１実施例のその余の記載も，例えば【００３２】には「ラッチ２７，２７からアドレスがアドレスバッファ２８に出力されるタイミングはデータストローブ信号に同期している・・・従って内部回路。（＝アドレスバッファ２８・・・コラムデコーダ４０，４１等の回路）は，データストローブ信号に同期して動作することによって，アドレス信号と対応するデータ信号とを正確かつ高速に処理することができる。」と記載されており，この記載からも「アドレス信号」が列アドレス信，号を意味するものであることが明らかである。また，例えば「コラム，アドレスは，コラムデコーダ３４及び３５からコラムデコーダ４０及び４１に送られデコードされる。」【（００３８，図１）と記載され，一】方で，同所（００３８）には「アクセストランジスタを選択するた【】めにロー方向に複数配列された複数のワード線」の記載はあるものの，ロー方向（行方向）の複数のワード線を選択すべき行アドレスに関する記載はないことからも「アドレス信号」との用語が列アドレス信号を，意味するものと解される。さらに，第１実施例における【００５０】，【００５６】ないし【００６０】における「アドレス信号」との用語も，第１実施例のアドレス信号のラッチ入力／出力タイミングに関わる各要素の構成の説明におけるものであり，前述のように，これのアドレス信号はコラムデコーダに供給されることを前提とするものであるから，これらのアドレス信号は列アドレス信号を指すものと解すべきである。b)第２の実施例に関する記載について 本件特許発明に対応する第２の実施例を示す，本件特許明細書の図１０においても，アドレス信号は，アドレスバッファからアドレスラッチ等を介してコラムデコーダ４０及び４１に送られるものとされており，，また，第１の実施例と第２の実施例の違いは，アドレスとデータのタイミングの合わせ方にあること（本件特許明細書【００６９】），及び，本件特許明細書の次の各記載からすれば，第２の実施例においても第１の実施例と同様「アドレス信号」とは，列（コラム）アドレス信号の，ことであり，これがコラムデコーダ４０及び４１に送られ，デコードされるものと解される。「アドレス信号」との用語は，第２の実施例に関する発明の詳細な説明の【００６９】，【００７０】，【００８１】，【０１００】及び【０１０２】において記載されており，このうち【００７０】においては，「アドレスバッファ１３に供給されたアドレス信号Ａｄｄは，クロック信号ＣＬＫの立ち上がりエッジでアドレスラッチ６１にラッチされる。その後シフトレジスタ６２によって，１．５サイクルだけアドレス信号Ａｄｄを遅らせて，アドレス信号Ａｄｄ入力から１．５サイクル後に，ラッチしたアドレスをアドレスバッファ２８に供給する。最短ｔＤＳＳから最長ｔＤＳＳの間のどのタイミングでデータストローブ信号ＤＳが与えられる場合であっても，アドレスは１．５サイクル遅らされる。従って，データ書き込み動作は常に，コマンド入力のタイミング（アドレス入力のタイミング）から，１．５サイクル後に開始される」と記載されて。いる。前記技術常識によれば，メモリ装置においては，行と列にアドレスデータを分けて，第１のタイミングで行アドレス信号を入力し，次いで第２のタイミングで列アドレス信号を入力して，アドレスデータを時分割で同じアドレス端子から入力するものであるから，上記の「シフトレジスタ６２によって，１．５サイクルだけアドレス信号Ａｄｄを遅ら せて，アドレス信号Ａｄｄ入力から１．５サイクル後に，ラッチしたアドレスをアドレスバッファ２８に供給する・・・従って，データ書き。込み動作は常に，コマンド入力のタイミング（アドレス入力のタイミング）から，１．５サイクル後に開始される」との記載における１．５。サイクル遅らされる「アドレス信号」とは，コマンド入力のタイミングで行アドレス信号と列アドレス信号の双方がそろっていなくてはならないこと，及び，データ書き込み時にデータとのタイミングを合わせるにはデータ入力時点に近接した後の信号を遅らせるのが合理的であることからすれば，前に入力される「行アドレス信号」ではなく，後から入力される「列アドレス信号」を意味することは明らかである。また，本件特許明細書には「リード時にはライトイネーブル信号ｗ，ｒｔｚがＬＯＷとなり，アドレスラッチ６１に取込まれたアドレスは，トランスファーゲート３４５を通って，シフトレジスタ６２においてアドレス信号を遅延させることなく，アドレスバッファ２８に供給する。そしてリードコマンドから最短時間で，出力を得ることが出来る。尚，この時，ｃｌｋ３ｘ及びｃｌｋ３ｚ信号はすべてＬｏｗレベルであるので，アドレス信号はシフトレジスタ６２を通過しない。」（【０１０２】）と記載されており，図１０及び図１９によれば，第２の実施例においては，リード時のアドレス信号についても，シフトレジスタ６２を通過せずアドレスバッファ２８に供給された後にコラムデコーダ４０，４１に入力されることからすれば，本件特許明細書における上記「アドレス」あるいは「アドレス信号」との記載は，列アドレス信号であると解すべきである。c)
第３の実施例に関する記載について本件特許明細書には，第３の実施例について「但し，図１０の例で，はシフトレジスタ６２は，アドレス信号を１．５クロック周期分遅延さ せているが，第３の実施例では１クロック周期分シフトさせればよい。」（０１０８）と記載されており「図１０の例」は第２実施例である【】，から，第３の実施例においても，アドレス信号を列アドレス信号という意味で使用していると解すべきである。d)従来の技術に関する記載について本件特許明細書には【従来の技術】として「半導体記憶装置・・，，・として・・・クロック信号に同期してアドレス信号を取り込み，クロック信号とは別のデータストローブ信号に同期してデータ入出力を行うものがある。図２４・・・」（【０００２】）との記載があるが，この「アドレス信号」とは【０００２】ないし【０００６】欄の従来技術とし，てのＤＤＲ方式によるデータ取り込みを説明する文脈において用いられており，書き込みコマンドと同時に入力されるから（０００４【】），書き込みコマンドと同時に入力されるのは列アドレス信号であるとの当業者の技術常識からすればこれは列アドレス信号を意味するものである，。エ以上によれば，本件特許明細書においては「アドレス信号」との用語，を一貫して「列アドレス信号」の意味で使用しており，行アドレス信号については本件特許発明の目的とは直接関係がないものとしてその記載が省略されていることは当業者には明らかでありまた本件特許発明の目的，，，構成からみても，本件特許明細書の「アドレス信号」「を列アドレス信号」の意味で解釈しなければ，その意味内容を理解することができないものであるから，本件特許発明の構成要件Ａ，Ｃ及びＦにおける「アドレス信号」は「列アドレス信号」を意味するものと解すべきである。，
(2)構成要件Ａについてアイ号製品における「クロック信号ＣＬＫ（別紙１のイ号製品説明書１の第」３の３．１）は構成要件Ａの「クロック信号」に「列アドレス信号（３．，」１）は構成要件Ａの「アドレス信号」に「アドレス入力部５１」及び「アド， レス出力部５６」を含む「アドレス信号処理回路部５（２．１）は構成要件」Ａの「アドレス入力回路」に，それぞれ該当する。そして，イ号製品の「アドレス信号処理回路部５」内の「アドレス入力部５１」は「クロック信号Ｃ，ＬＫに応答して「列アドレス信号」を取り込み（３．１」），「アドレス信号処理回路部５」内の「アドレス出力部５６」は「クロック信号ＣＬＫの立ち上，がり又は立ち下がり（）に応答して」「列アドレス信号」を出力する（３７．）。したがって，イ号製品は，構成要件Ａを充足する。イ被告がイ号製品は構成要件Ａを充足しないとする理由は，
①イ号製品の「アドレス信号処理回路部」はクロック信号を元とするが別の信号である信号１ないし４に基づいて動作するものであり，クロック信号に応答していない，
②アドレス入力回路から出力されるのは「列アドレス信号」「と行アドレス信号」であって，アドレス信号Ａではないという２点にある。a)しかし，本件特許発明においては「クロック信号に応答してアドレ，ス信号を取り込み」とか「クロック信号に応答してアドレス信号を出力し」としか記載されておらず，これを「クロック信号そのものに応答して」とか「クロック信号そのもののタイミングで」などと限定して記，載しておらず，また，本件特許明細書上，そのように限定して解すべき理由も何ら見当たらない。むしろ，本件特許発明に対応する実施例２に関する本件特許明細書の記載をみると，内部クロック信号ｉＣＬＫは，インバータ３０３ないし３０５と複数の容量Ｃからなる遅延素子列で遅延され，ＮＡＮＤ回路３０１及びインバータ３０６は，内部クロック信号ｉＣＬＫと遅延された反転内部クロック信号とのＡＮＤを取ることで，内部クロック信号ｉＣＬＫの立ち上がりエッジでＨＩＧＨになるパルス信号としてタイミング信号ｃｌｋ３ｚを生成し，また，インバータ３０７に入力された内部クロック信号ｉＣＬＫは，インバータ３０８ないし３１０と複数の容量Ｃからなる遅延素子列で遅延され，ＮＡＮＤ回 路３０２及びインバータ３１１は，反転された内部クロック信号ｉＣＬＫと遅延された内部クロック信号ｉＣＬＫとのＡＮＤを取ることで，内部クロック信号ｉＣＬＫの立ち下がりエッジでＨＩＧＨになるパルス信号としてタイミング信号ｃｌｋ３ｘを生成し，そして，上記タイミング信号ｃｌｋ３ｚ及びｃｌｋ３ｘは，シフトレジスタ６２へ供給され，クロック信号ＣＬＫの立ち下がりエッジに対応して，タイミング信号ｃｌｋ３ｘがＨＩＧＨになることによってインバータ３２６及び３２７からなるラッチにアドレス信号が格納され，次のクロック信号ＣＬＫの立ち上がりエッジに対応して，インバータ３２９及び３３０からなるラッチにアドレス信号を格納し，さらに次のクロック信号ＣＬＫの立ち下がりエッジに対応して，ラッチに格納されたアドレスデータがアドレスバッファ２８に供給される（本件特許明細書００９６【】ないし０１００【】，図１８，図１９。以上からすれば，本件特許発明においても，クロッ）ク信号を元にパルスを選択し，各部動作の時間差を考慮した遅延したパルスによりタイミングを制御することとされ，そのように選択されたパルス信号がシフトレジスタに供給され，アドレス信号の取り込み及び出力を制御することが予定されているものと解される。そうすると，構成要件Ａにいう「クロック信号に応答して」とは，「クロック信号を元にした信号に応答」してアドレス信号を取り込み，又は出力する場合をも含むものと解するのが相当である。したがって，イ号製品においても，クロック信号を元に作成した信号１ないし４により，アドレス信号の入出力のタイミングを制御しているのであるから「クロック信号に応答して」いるといえる。，b)構成要件Ａにいう「アドレス信号」については「列アドレス信号」，と解すべきことは前記説示のとおりである。そして，イ号製品においては，クロック信号に応答して，第２のタイミングで列アドレス信号が取 り込まれること（３．１，及び，クロック信号に応答して列アドレス）信号がアドレス・デコーダ７１に出力されること（３．７）は，別紙１のイ号製品説明書１のとおりであり，イ号製品が構成要件Ａを充足していることは明らかである。被告の上記主張は理由がない。
(3)構成要件Ｂについてアイ号製品の「データストローブ信号ＤＱＳ（３．５）は構成要件Ｂにおけ」る「ストローブ信号」に「データ信号ＤＱ（３．５）は構成要件Ｂにおけ，」る「データ信号」に「クロック信号ＣＬＫ（３．７）は構成要件Ｂにおけ，」る「クロック信号」に「データ入力部６１」及び「データ出力部６２」から，なる「データ信号処理回路部６（２．２）は構成要件Ｂにおける「データ入」力回路」にそれぞれ該当し「データ信号処理回路部６」内の「データ入力部，６１」は「データストローブ信号ＤＱＳの立ち上がり及び立ち下がりに応答して「データ信号ＤＱ」を取り込み（３．５」），「データ信号処理回路部６」内の「データ出力部６２」は「クロック信号ＣＬＫの立ち上がり（又は立ち，下がり）に応答して「データ信号ＤＱ」を出力する（３．７。」）したがって，イ号製品は構成要件Ｂを充足する。イ被告がイ号製品は構成要件Ｂを充足しないとする理由は「データ信号，処理回路部」は，クロック信号を元とするが別の信号である信号３に基づいて動作するものであるという点にある。しかし，本件特許発明に対応する実施例２に関する本件特許明細書の記載をみると，ラッチ出力クロック生成器５９において，内部クロック信号ＩＣＬＫは，インバータ２５６ないし２５９と容量Ｃ１及びＣ２からなる遅延素子列で遅延され，ＮＡＮＤ回路２５１及びインバータ２６０は，反転された内部クロック信号ＩＣＬＫと遅延された内部クロック信号ＩＣＬＫとのＡＮＤを取ることで，内部クロック信号ＩＣＬＫの立ち下がりエッジでＨＩＧＨになるパルス信号を生成し，このパルス信号は，分周クロッ ク信号ｃｌｋ２ｚがＨＩＧＨの時に，ＮＡＮＤ回路２５３及び２５５を介して，ラッチ出力クロックｃｌｋ１ｚとして出力され，また，分周クロック信号ｃｌｋ２ｚがＬＯＷの時に，ＮＡＮＤ回路２５２及び２５４を介して，ラッチ出力クロックｃｌｋ１ｘとして出力されるが，この例では，分周クロック信号ｃｌｋ２ｚは，まずＨｉｇｈレベルになった後Ｌｏｗレベルに変化するので，ラッチ出力クロック生成器は，まず，ｃｌｋ１ｚを出力し，次いでｃｌｋ１ｘを出力するから，まずシフトレジスタ５２，データラッチ５３が書き込みデータＤ０，Ｄ１をパラレルに出力し，次いで，シフトレジスタ５５，データラッチ５６が次の書き込みデータＤ２，Ｄ３をパラレルに出力するものとなっている（本件特許明細書【００８９】ないし【００９１，図１５。このような本件特許明細書の記載にかんが】）みれば，構成要件Ｂにいう「クロック信号に応答して」も，構成要件Ａにいう「クロック信号に応答して」と同様に，クロック信号を元にした信号に応答」する場合をも含むと解すべきである。したがって，イ号製品においても，クロック信号を元に作成した信号３により動作している以上「クロック信号に応答して」いるものといえ，，被告の上記主張は理由がない。4( )構成要件Ｃについてアイ号製品の「メモリセル７４（２．３）は構成要件Ｃにおける「メモリセ」ル」に，イ号製品の「アドレス・デコーダ７１，ロウアドレス・デコーダ７００，データライン・ドライバ７２，メモリセル・アレイ７３」からなる「メモリ・コア部７（２．３）は構成要件Ｃにおける「内部回路」に，イ」号製品のアドレス出力部５６からアドレス・デコーダ７１へ出力される「列アドレス信号（３．７）は構成要件Ｃにおける「アドレス信号」に，それぞ」れ該当し，イ号製品は「アドレス・デコーダ７１がデコードした列アドレス，信号が指定するメモリセル・アレイ７３中のメモリセル７４に，データライ ン・ドライバ７２が出力するデータ信号ＤＱが書き込まれる（３．８）もの」であるから，構成要件Ｃを充足する。なお，メモリアドレスの指定には，行アドレス信号も必要であることは自明であり，構成要件Ｃにいう「アドレス信号で「メモリセル」を指定するということは，行アドレス信号によ」る指定を当然にその前提としており，これに列アドレス信号が加わることにより，メモリセルが指定されることになる。イ被告がイ号製品は構成要件Ｃを充足しないとする理由は，イ号製品におけるアドレス入力回路から出力されたアドレス信号は，列アドレス信号及び行アドレス信号であり，アドレス信号ではないという点にある。しかし，構成要件Ｃにいう「アドレス信号」が，列アドレス信号であることは，前記説示のとおりであるから，被告の上記主張は理由がない。
(5)構成要件Ｄについてアイ号製品の「第１Ｄ型フリップフロップ５２」及び「第２Ｄ型フリップフロップ５３（２．１）は構成要件Ｄにおける「シフトレジスタ」に「クロ」，ック信号ＣＬＫ（３．２）は構成要件Ｄにおける「クロック信号」に，それ」ぞれ該当し，「第１Ｄ型フリップフロップ５２」は，「列アドレス信号」を「クロック信号ＣＬＫの立ち上がりに応答して」取り込み（３．２），「第１Ｄ型フリップフロップ５２」に取り込まれた「列アドレス信号」は，クロック信号ＣＬＫの立ち上がりに応答して「第２Ｄ型フリップフロップ５３」に取り，込まれる（３．３。）このように，イ号製品の「第１Ｄ型フリップフロップ」及び「第２Ｄ型フリップフロップ」は「クロック信号ＣＬＫ」に応答してシフト動作する「シ，フトレジスタ」である。したがって，イ号製品は構成要件Ｄを充足する。イ被告がイ号製品は構成要件Ｄを充足しないとする理由は，第１及び第２Ｄ型フリップフロップは，クロック信号を元とするが別の信号である信号 ４に基づいて動作するものであるという点にある。しかし，構成要件Ｄにいう「クロック信号に応答して」とは「クロッ，ク信号を元にした信号に応答」する場合をも含むと解すべきことは，構成要件Ａについて述べたところと同様である。したがって，イ号製品においても，クロック信号を元に作成した信号４によりシフト動作している以上「クロック信号に応答して」いるものと，いえ，被告の上記主張は理由がない。6( )構成要件Ｅについてアイ号製品の「配線５４（２．１）は構成要件Ｅにおける「バイパス回路」」に該当し「第１Ｄ型フリップフロップ５２及び第２Ｄ型フリップフロップ５，３」からなるシフトレジスタと「配線５４」は並列に設けられている（２．１。）イ被告がイ号製品は構成要件Ｅを充足しないとする理由はイ号製品の配，「線５４」は，導線のみで構成されているからバイパス「回路」には該当しないという点にある。しかし「回路」とは，通常，それを通って電流が流れることができる，器具又は導電体の配列をいうから（甲８，被告のいうように信号処理機）能を持つものに限定されるものではなく単なる１本の配線であっても回，「路」に該当し得るものと解される。また，本件特許発明に即してみても，構成要件Ｅにいう「バイパス回路」は，シフトレジスタと並列に設けられ，データ読み出しモードにおいてアドレス信号が通過するものである（構成要件Ｅ及びＦ参照。本件特許明）細書の実施例２に関する図及び記載においても，シフトレジスタ６２と並列してトランスファーゲート３４５が設けられ「リード時には・・・，，アドレスは，トランスファーゲート３４５を通って，シフトレジスタ６２においてアドレス信号を遅延させることなく，アドレスバッファ２８に供 給する・・・この時・・・アドレス信号はシフトレジスタ６２を通過し。ない。」【（０１０２，図１９）と記載されていることからすれば，構成】要件Ｅにいうバイパス回路は，シフトレジスタと並列して設けられ，リード時（すなわちデータ読み込み時）に，時間的な遅延を生じることなく，アドレス信号を伝達する機能を果たすものと解され，この機能は単なる１本の配線であっても果たすことができるものである。したがって，単なる１本の配線であっても，シフトレジスタと並列して設けられ，上記のような機能を果たすものであれば，構成要件Ｅにいう「バイパス回路」に該当するものと解される。そうすると，イ号製品における「配線５４」は，本件特許発明の構成要件にいうシフトレジスタに該当する第１及び第２Ｄ型フリップフロップと並列して設けられ（別紙１のイ号製品説明書１添付第１図参照，データ）の読み出し動作時に，アドレス信号が通過するところであるから（別紙１のイ号製品説明書１の第３の４．２参照，構成要件Ｅにいう「バイパス）回路」に該当する。ウよって，イ号製品は，構成要件Ｅを充足する。7( )構成要件Ｆについてアイ号製品の「データの読み出し動作時」（４．２）は構成要件Ｆにおける「データ読出しモード」に該当し「データの読み出し動作時」には「スイッチ，，回路５５により配線５４を通過する信号が選択されるため」，「アドレス入力部５１が取り込んだ列アドレス信号は，配線５４を介しアドレス出力部５６に出力される（４．２。そして「配線５４」がバイパス回路に該当するこ」），とは，構成要件Ｅについて述べたとおりである。イ被告がイ号製品は構成要件Ｆを充足しないとする理由は，
①本件特許発明では「シフトレジスタと並列にバイパス回路（構成要件Ｅ）があり，，」データ読み出し時にアドレス信号はバイパス回路のみを通過することとな っているのに対し，イ号製品においては，アドレス信号は，データ読み出し時に，バイパス及びシフトレジスタ５２・５３をも通過する構成となっている，
②イ号製品において配線５４を通過するのは，列アドレス信号でAあり，アドレス信号ではないという２点にある。a)しかし，イ号製品において，データ読み出し時に，シフトレジスタ５２，５３を通過したアドレス信号は，スイッチ回路５５で選択されず，そこで止まってしまう一方で，配線５４を通過したアドレス信号がスイッチ回路５５で選択され，時間的な遅延を生じることなく，カラムアドレス出力部を介してメモリ・コア部へ伝達されるから，配線５４は，迂回路（バイパス）の機能を果たしているといえる。そうすると，イ号製品においても，前記のとおり，データ読み出し時には，本件特許発明にいうバイパス回路に該当する「配線５４」を通過した信号が選択され，それがアドレス出力部５６に出力され，メモリセル部に転送される構成となっており（別紙１のイ号製品説明書１の第３の４．２ないし４．４参照，そのような構成によっても読み出し時の）高速処理は実現され得るものである。b)イ号製品において配線５４を通過するのは，列アドレス信号であり，行アドレス信号を含めたアドレス信号はないものの列アドレス信号が，，本件特許発明の構成要件Ｆにいう「アドレス信号」に該当することは，前記説示のとおりである。ウしたがって，イ号製品は，構成要件Ｆを充足する。8( ) 構成要件Ｇについて4イ号製品が半導体装置であり記憶回路であることは，前記第２の１( )記載のとおりであるから，イ号製品は，構成要件Ｇをも充足する。9( )小括以上によれば，イ号製品は，構成要件ＡないしＧを充足するものであり， 本件特許発明の技術的範囲に属するものである。4そして，ロ号製品は，前記第２の１( )記載のとおり，イ号製品のいずれかをモジュールとして搭載したメモリ装置である。したがって，被告製品を輸入・販売する行為は，本件特許権を侵害するものである。
２争点２（本件特許は無効にされるべきものか）について。
(1)進歩性（特許法２９条２項）についてア乙４発明及び乙５発明に基づく主張についてa)乙４発明と本件特許発明との一致点及び相違点乙４発明は，高周波数のクロック入力に対応できる入力バッファ回路を提供することを目的とした，高速クロック信号に対応した入力バッファ回路，集積回路装置，半導体記憶装置，及び集積回路システムに関する発明であり，従来，メモリに対するデータの書き込みにおいては，コントローラからクロック信号をメモリに供給して，さらにそのクロック信号に同期させてアドレス信号をメモリに供給し，さらに，コントローラは，そのクロック信号に同期させて書き込みのためのデータ信号をメモリに供給するところ，一般にコントローラには数多くのメモリチップが接続されるため，クロック信号及びアドレス信号の供給にはバッファが介され，このバッファによる遅延のためにメモリが受け取るクロック信号と書き込みのためのデータ信号とが同期がとれなくなる可能性があることから，バッファによる遅延が問題とならない程度に低い周波数のクロック信号を用いていた（すなわち，バッファ遅延によって，使用可/能なクロック信号の周波数が制限されていた）のに対し，アドレスコ。/マンド信号ＡＤＤＣＭＤの入力に使用されるクロック信号（システムクロック信号ＳＣＬＫ）と，データ信号ＤＡＴＡの入出力専用に用いられるクロック信号（エコークロック信号ＥＣＬＫ）とを別々に供給し， データ信号ＤＡＴＡとシステムクロック信号ＳＣＬＫとの間で同期をとる必要をなくすことによって，上記バッファ遅延によるクロック周波数の問題を解決したものである（乙４の【発明の名称】，【０１０９】ないし【０１１４】）。/そして，その構成についてみると，乙４発明のアドレスコマンド入力回路１１３においてはシステムクロック信号ＳＣＬＫに同期させて，，/アドレスコマンド信号を受け取ることとされている乙４０１１１（【】）。データ信号の取り込みは，エコークロック信号ＥＣＬＫに同期して行われ，データ信号の出力は，システムクロック信号ＳＣＬＫに同期したクロックφ５又はφ６によって行われているから（乙４【０１３３】ないし【０１３８，図１７，メモリへの書き込み動作を行う以上，アド】）レス信号の出力もシステムクロック信号ＳＣＬＫに同期していると解するのが自然である。そうすると，乙４発明は，クロック信号に同期してアドレス信号を取り込み，出力するアドレス入力回路を有するといえるから，乙４公報には構成要件Ａが開示されているといえる。また，乙４発明は，上記のようにエコークロック信号ＥＣＬＫに同期してデータ信号を取り込み，クロック信号に同期してアドレス信号を出力するものであるから，乙４公報には構成要件Ｂも開示されている。さらに，乙４公報に明確な記載はないものの，乙４発明が書き込み動作を行うメモリであるから，当然に，アドレス入力回路からのアドレス信号で指定されたメモリセルに，データ入力回路からのデータ信号を書き込む内部回路を有していると考えられ，乙４公報には構成要件Ｃ及びＧも開示されている。したがって，乙４発明と本件特許発明との相違点は，構成要件Ｄ，Ｅ及びＦである（以下「本件相違点」という。）。b)本件相違点についての容易想到性 ①乙５発明は，メモリアクセス方式に関する発明であり，従来，大規模集積化されたメモリ，特にダイナミックＲＡＭにおいては，ピン数を減少させるため，外部より行アドレス選択信号（ＲＡＳ）と列アドレス選択信号（ＣＡＳ）の２本のタイミング信号を入力し，行選択デコーダ用アドレス信号をＲＡＳタイミングでラッチし，列選択用デコーダ用アドレス信号はＣＡＳタイミングでラッチをかけ，アレイセル上の任意の１ビットを読み出したり書き込んだりする，アドレス多重化技術が使われているところ，この種のＲＡＭにおいては，高速クロックでＣＰＵがメモリをアクセスする場合，例えば，ＣＡＳ信号が出てからある時間たってデータが実際にメモリから出力されるので，ノー・ウエイトではＣＰＵはデータを読むことができず，そのため，ウエイトサイクルを挿入して，１ウエイト以上，ＣＰＵはデータを待たなければならず，非常に効率が悪かったことから，コントロール側においてＲＡＳ信号をメモリリクエストとは無関係に予め送出しておき，書き込み時にはＣＡＳ信号を遅延させてメモリへ送出し，読み出し時には遅延させることなくメモリ側へ出力させることとしてＣＰＵのウエイトサイクルを取り除き，メモリの読み書き動作が高速にできるようにしたものである（乙５。）このように，乙５発明における記憶回路は，メモリのアドレス信号やデータ信号の入力回路に関わるものではなく，アドレス信号を読み込む動作タイミングをデータ読み込み時と書き込み時とで切り替えるa ）メモリの外部回路にすぎないから（乙５の３丁目下段，第１図( ) ，そもそも，乙５発明は本件特許発明とは構成上異なる部分の発明に関するものであって，その構成を対比し，乙５発明が本件特許発明の構成要件を開示するものか否かを論じること自体が困難である。
②また，乙５発明が本件特許発明の構成要件を開示するか否かはさて おき，乙４発明と乙５発明を組み合わせたとしても，それによって得られる構成は，上記の乙５発明の内容にかんがみ，乙４発明においてコントロール側でＣＡＳ信号の送出タイミングを書き込みと読み出しで変更する構成にすぎないものと考えられる。このような構成からさらに本件特許発明の構成に至るためには，タイミングの制御をコントロール側ではなくメモリ内で行う構成に変更し，さらに，ＣＡＳ信号の遅延を制御するのではなく，アドレス信号そのものの遅延を制御する構成に変更することが必要である。しかし，列アドレス信号の取り込みタイミングを示すＣＡＳ信号と「アドレス入力回路」から出力，される列アドレス信号のタイミングとは別であり，ＣＰＵ内部での動作としてウエイトサイクルをなくすという乙５発明の課題と，アドレス信号とデータ信号のタイミングを調整するという本件特許発明の課題とは，別の課題であって，上記のような変更のいずれについても，乙４公報にも乙５公報にも記載も示唆もない。そうすると，乙４発明と乙５発明から本件特許発明の構成には容易に想到し得ないといわざるを得ない。さらに，効果を比較してみると，本件特許発明では，異なるタイミングで取り込んだアドレス及びデータを正確かつ高速に処理する半導体装置を前提とし列アドレス信号そのものの遅延を制御することで，，リード動作時に最短時間で出力を得るという効果を生じるのに対し，乙５発明は，上記のとおり，列アドレス信号を取り込むＣＡＳ信号のタイミングを遅延の有無で変えるだけであって，アドレスを確定させbておく期間（アドレス確定期間，乙５の第１図( )のＡＤ線上の斜線期間内の遅延時間を短縮するという技術思想しかないしたがって）。，乙４発明及び乙５発明を組み合わせたとしても，その効果は，アドレス確定期間以下の遅延時間を短縮するものでしかなく，アドレス確定 期間と関係なく遅延時間を短縮できるという本件特許発明の効果と比肩し得るものではない。c) したがって，本件特許発明は，乙４発明及び乙５発明から容易に想到し得たものではなく，これらを根拠とした進歩性を欠如する旨の被告の主張は採用できない。イ乙４発明及び乙８発明に基づく主張についてa)本件相違点についての容易想到性①高速高機能論理ＬＳＩにおいては同時書き込み読み出しが可能で，，読み出しアドレスが与えられると，その周期内で対応するデータが読み出されまた同時に同一の書き込みアドレスが与えられた場合は，，，書き込まれる前のデータが読み出され，その後で，新たなデータが書き込まれ，あたかもレジスタのように動作することが要求される。乙８発明は，従来の，マスタスレーブ型フリップフロップを用いた半導体記憶回路では回路規模が大きくなるという問題があったことから，，面積効率の高いメモリセル方式を用いることとし，また，メモリセルを用いた半導体記憶回路では，書き込み動作と読み出し動作をその順番で時分割していたことから，回路設計が複雑になり高速化が困難となるという問題があったため，高速同時書き込み読み出し動作が可能で，しかもその設計が容易なメモリセルを用いた半導体記憶回路を提供することを目的としたものである。乙８発明は，上記のように，同時書き込み読み出しが可能で書き込み（入力）アドレス信号と読み出しアドレス信号が別々に与えられることを前提としており，外部からの入力データ信号と書き込み（入力）アドレス信号を１周期遅延して出力し，読み出し信号については遅延させずに出力すること，及び，書き込み選択信号に従って書き込みデータ信号を書き込むと同時に，読み出し選択信号に従って，前記書き込みデータ信号を書き込むと同 時に，前記読み出し選択信号に従って前記読み出しデータ信号を出力するものであり，１周期遅延された前記書き込みアドレス信号と前記読み出しアドレス信号とが一致したことを示す場合，１周期遅延された前記書き込みデータ信号を選択して出力データ信号として外部へ出力するようにすることによって，上記目的を実現したものである（乙８の【請求項１】，【０００２】ないし【００１３】，【００１５】，【００２３，図１。乙８発明の上記前提は，乙８発明の実施例を示す】）図１において，書き込みアドレスデコード回路８と読み出しアドレスデコード回路１１が別々に設けられていることからも明らかである，。
②以上のとおり，乙８発明には，一つのアドレス信号を遅延させ又はバイパスさせるという発想がないから，乙８公報には，構成要件Ｅ，ひいては構成要件Ｆについて，記載も示唆もなく，これらの構成要件を開示するものではない。また乙４発明は同時書き込み読み出しを前提としていないから，，，これに上記のような前提を有する乙８発明を置換又は付加することを当業者が容易に想到し得たとは考え難い。よって，本件特許発明は，乙４発明及び乙８発明から容易に想到し得たものではなく，これらを根拠とした進歩性を欠如する旨の被告の主張は採用できない。ウ乙４発明及び乙２１発明に基づく主張についてa)本件相違点についての容易想到性①乙２１発明は，半導体記憶装置，特にシーケンシャルアクセス方式あるいはシリアルアクセス方式のメモリ，ＶＲＡＭ（ビデオＲＡＭ），フィールドメモリなどのようなシリアルアドレスポインタを使用する半導体記憶装置に関するものであり，従来のシリアルアドレスポインタを使用するシーケンシャルアクセスメモリに通常のＲＡＭと同様の 冗長技術を導入した場合には歩留まり等の点で問題があることから，，シーケンシャルアクセスあるいはシリアルアクセスの対象となるメモ/リセルアレイに多くの不良行及び又は不良列が多く存在することが判明した場合でも，不良チップを救済することが可能となり，歩留まりの向上を図ることができ，メモリセルアレイに冗長性を導入するための回路構成が簡単に済むようにすることを目的とし，カスケード型のメモリセルアレイとメモリセルアレイの行数又は列数のｋ整数，（）/分の１に対応する段数を有し，メモリセルアレイの使用される行及び又は列のアドレスをシリアルに指定するためのシリアルアドレスポインタ用のシフトレジスタと，上記シフトレジスタの各段に対応して設けられた，上記シフトレジスタの所望の段をバイパスさせることが可能なバイパス回路，及び，バイパスの対象となるシフトレジスタ段に対するバイパスの可否を制御するバイパス制御回路とを具備することによって，上記目的を実現したものである（乙２１の【０００１】ないし【００１６】，【００８７】）。
②したがって，乙２１発明には，アドレス信号をバイパスさせるという発想がないから，乙２１公報には，構成要件Ｅ，ひいては構成要件Ｆについて，その記載も示唆もなく，これらの構成要件を開示するものではない。そうすると，本件特許発明は，乙４発明及び乙２１発明から容易に想到し得たものとは考え難く，これらを根拠とした進歩性を欠如する旨の被告の主張は採用できない。なお，乙４発明及び乙２１発明に基づく被告の上記主張は，本件のその余の争点に関する当事者の主張・立証が尽くされ，損害についての審理も終了した後の審理の終結段階において突然なされたものであって，訴訟の完結の遅延を招く程のものでなかったとはいえ，本件の 審理経過にかんがみれば，明らかに適時提出主義（民事訴訟法１５６条）に反し不相当なものであったことを付言する。
(2)明細書の記載不備（特許法３６条６項１号）について被告は，本件特許発明の「発明が解決しようとする課題」は，図２４に示される最短ｔＤＳＳのタイミング，及び図２５に示される最長ｔＤＳＳのタイミングのいずれにおいても，アドレスと対応するデータとをクロックに同期したタイミングで同時に内部回路に供給することであり，そのためには，２組のデータラッチが必要であるとして，本件特許明細書には記載不備の違法がある旨主張する。しかし，本件特許発明は，請求項３３に係るものであり，異なるタイミングで取り込んだアドレス及びデータを正確かつ高速に処理する半導体装置を提供することを目的とし，また，リード動作時に最短時間で出力を得ようとするものであると認められる（甲２の【００１４】，【０１０２】，【０１１９】）。そうすると，最短及び最長ｔＤＳＳのタイミングのいずれにおいてもアドレスに対応するデータを同時に内部回路に供給することは，本件特許発明の課題とは無関係であるから，複数組のデータラッチ回路に順番にデータを書き込み，また順番にデータを読み出す手段は，本件特許発明において必須の手段とはいえない。よって，被告の主張は，その前提において誤っているものであるから，採用することはできず，本件特許明細書に特許法３６条６項１号の記載不備の違法はない。3( )小括以上のとおり，本件特許発明は，無効とされるべきものではなく，被告製品の輸入・販売は，本件特許権を侵害するものである。
３争点３（差止めの必要性）について11( )被告は，前記第３の３〔被告の主張〕( )記載のとおり，被告製品の一部 について，輸入・販売の事実を否認する。しかし，証拠（甲３の１ないし２４，１０の１，１０の２の１ないし２１，１５の１ないし１６）によれば，被告が被告製品を輸入・販売していると認められる。2また，被告は，前記第３の３〔被告の主張〕( )記載のとおり，被告製品の一部について，既にナンヤが製造を終了しているから，差止めの利益がない旨主張する。しかし，被告がナンヤにおいて製造を終了したと主張するものが現在もナンヤのウェブサイトに掲載されていた上（甲２０の１ないし４，製造を終）了していたとしても在庫が存在する限り輸入・販売することは可能である，。被告が主張する事情のみでは，差止めの必要性を否定することはできない。したがって，被告による被告製品の輸入，譲渡，貸渡し，譲渡若しくは貸渡しのための展示の差止めを求める原告の請求は理由がある（ただし，被告が被告製品を製造しているとか，製造するおそれがあることを認めるに足りる証拠はないので，被告製品の製造についての差止め請求は理由がない。）。2( )被告は，原告は，ＤＲＡＭを製造・販売していないなどとして，差止め等に仮執行宣言を付す必要性はない旨主張する。しかし，証拠（甲１６の１ないし４）によれば，原告は平成１４年８月以降ＤＲＡＭを販売していたことが認められるのであって，仮執行宣言を付す必要性（民事訴訟法２５９条１項）がないとはいえない。
４争点４（損害の発生及びその数額）について1( )基礎とすべき被告製品の売上げ●（省略）●2( )基礎とすべき実施料率本件特許発明は，請求項３３記載の構成のものであり，異なるタイミングで取り込んだアドレス及びデータを正確かつ高速に処理する半導体装置を提 供することを目的とし，また，リード動作時に最短時間で出力を得ようとするものであることは前記認定のとおりであり，ＤＤＲＳＤＲＡＭの動作の高速化，実用化にかかる技術に関する発明であって，ＤＤＲＳＤＲＡＭの規格に関わる規格を決める上で欠かすことができないものと認められる（）。したがって，ＤＤＲＳＤＲＡＭを製造・販売するには多数の特許が必要であり，被告の主張するとおり，半導体の分野では膨大な数の特許を包括的に実施許諾することが多いとしても，本件特許発明は，その中でも基礎的で重要性の高い発明であるというべきである。また，ＤＤＲＳＤＲＡＭは，多種多様な電子製品に利用されるものであり，被告による被告製品の売上高は，上記認定のとおり，膨大な額にのぼる上，年々増加している。さらに「電子・通信用部品」に関する実施料の平均は，平成４年度ない，し１０年度で，イニシャルありの場合は３．５％，イニシャルなしの場合は３．３％で，最頻値が１％であり，実施料率が８％以上の高率の契約の大半を，半導体に関する契約が占めていた（甲１８。）以上の諸事情にかんがみれば，上記甲１８は外国技術導入契約の実施料を基にしたものであること，半導体分野の場合，複数の特許を包括的に実施許諾する場合が多いこと，その他，原・被告が挙げる実施料率の例等を考慮したとしても，本件特許権侵害において，実施料相当額の損害を算定するに当たり基礎とすべき実施料率は，１％と認めるのが相当である。3( )損害額●（省略）●第５結論以上によれば，原告の請求は，被告製品の製造の差止めを求める部分を除いて，いずれも理由があるから認容することとし，訴訟費用については，民訴法６１条，６４条ただし書を適用し，仮執行の宣言については，主文１項及び３ 項に限り認めるのが相当であり，その余は相当でないからこれを付さないこととして，主文のとおり判決する。
東京地方裁判所民事第４６部
裁判長裁判官設樂隆一
裁判官間史恵
裁判官古庄研 被告製品目録１イ号製品下記の製品型格の製品を含むＤＤＲＳＤＲＡＭ（シンクロナス・ダイナミックランダム・アクセス・メモリ，ＤＤＲ２）ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）及びＤＤＲ３ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）記Nanyaブランドダイナミック・ランダム・アクセス・メモリ128Mb DDR SDRAMNT5DS32M4ATNT5DS16M8ATNT5DS8M16FSNT5DS4M32EG，，，，NT5DS8M16FT，NT5DS8M16DTNT5DS16M8DTNT5DS8M16DS，，，NT5DS16M8DS256Mb DDR SDRAMNT5DS64M4ATNT5DS32M8ATNT5DS64M4AWNT5DS32M8AW，，，，NT5DS64M4BTNT5DS32M8BTNT5DS16M16BTNT5DS64M4BF，，，，NT5DS32M8BFNT5DS16M16BFNT5DS64M4CTNT5DS32M8CT，，，，NT5DS16M16CTNT5DS64M4CSNT5DS32M8CSNT5DS16M16CS，，，，NT5DS32M8BSNT5DS16M16BSNT5DS16M16CGNT5DS16M16CF，，，，NT5DS16M16BG，NT5DS64M4BSNT5DS64M4BG，512Mb DDR SDRAMNT5DS128M4BTNT5DS64M8BTNT5DS32M16BTNT5DS128M4BF，，，，NT5DS64M8BFNT5DS32M16BFNT5DS128M4BGNT5DS64M8BG，，，， NT5DS32M16BGNT5DS128M4BSNT5DS64M8BSNT5DS32M16BS，，，，NT5DS32M16BGNT5DS128M4AFNT5DS64M8AFNT5DS32M16AF，，，，NT5DS128M4CG256Mb DDR2 SDRAMNT5TU16M16AG512Mb DDR2 SDRAMNT5TU128M4ABNT5TU64M8ABNT5TU32M16AFNT5TU128M4AE，，，，NT5TU64M8AENT5TU32M16AGNT5TU64M8AFNT5TU32M16AE，，，，NT5TU128M4BENT5TU64M8BENT5TU32M16BG，，1Gb DDR2 SDRAMNT5TU256M4AJNT5TU128M8AJNT5TU64M16AM，，，NT5TU256M4BJNT5TU128M8BJNT5TU64M16BM，，2Gb DDR2 SDRAMNT5TU512T4BU, NT5TU256T8BU512Mb DDR3 SDRAMNT5CB128M4ANNT5CB64M8ANNT5CB32M16AP，，Elixirブランドダイナミック・ランダム・アクセス・メモリ64Mb DDR SDRAM GraphicN2DS6H16FS 128Mb DDR SDRAM GraphicN2DS12832EFN2DS12832EGN2DS12Q16BTN2DS12Q16BS，，，，N2DS12H16CTN2DS12H16BTN2DS12H16CT，，，N2DS12H16CSN2DS12816FS，256Mb DDR SDRAM GraphicN2DS25616BTN2DS25616CTN2DS25H16BTN2DS25616CS，，，，N2DS25680CSN2DS25680CTN2DS25H16BS，，512Mb DDR SDRAM GraphicN2DS51216AFN2DS51216BTN2DS51216BSN2DS51280BG，，，，N2DS51240BGN2DS51216BGN2DS51240BTN2DS51280BT，，，，N2DS51240BSN2DS51280CSN2DS51280BS，，256Mb DDR2 SDRAM GraphicN2TU25H16AF，N2TU25H16ASN2TU25H16AGN2TA25616AGN2TU25H80AB，，，512Mb DDR2 SDRAM GraphicN2TU51280AEN2TU51240AEN2TU51240ABN2TU51216AG，，，，N2TU51280ABN2TU51280AF，，N2TU51216AF，N2TU51240ABN2TU51216AFN2TU51280ABN2TU51240BE，，，，N2TU51240ASN2TU51216ASN2TU51216BGN2TU51280AS，，，，N2TU51280BE Super Elixirブランドダイナミック・ランダム・アクセス・メモリ64Mb DDR SDRAM GraphicN2DS6H16FS128Mb DDR SDRAM GraphicN2DS12H16BTN2DS12H16CTN2DS12Q16BT，，，N2DS12H16CSN2DS12816FSN2DS12Q16BS，，256Mb DDR SDRAM GraphicN2DS25H16BTN2DS25616CTN2DS25616BTN2DS25680CT，，，，N2DS25H16BSN2DS25616CSN2DS25680CS，，512Mb DDR SDRAM GraphicN2DS51240BTN2DS51216AFN2DS51216BTN2DS51280BT，，，，N2DS51240BSN2DS51240BGN2DS51216BGN2DS51216BS，，，，N2DS51280BGN2DS51280CSN2DS51280BS，，256Mb DDR2 SDRAM GraphicN2TU25H16AF512Mb DDR2 SDRAM GraphicN2TU51240ABN2TU51216AFN2TU51280AFN2TU51280AB，，， 別紙１イ号製品説明書１イ号製品のメモリにおいては，集積度が異なるなどの相違があるが，本件特許発明と関わりのある以下の説明に関する部分については，すべて同じ構成である。
第１図面の簡単な説明第１図及び第２図は，アドレス信号処理回路部５，データ信号処理回路部６，メモリ・コア部７，データ読出し部８からなるイ号製品のメモリの概念的回路図である。
第２図面の説明１アドレス端子２クロック端子３データストローブ端子４データ端子５アドレス信号処理回路部５１アドレス入力部５２第１Ｄ型フリップフロップ５３第２Ｄ型フリップフロップ５４配線５５スイッチ回路５６アドレス出力部６データ信号処理回路部６１データ入力部６２データ出力部 ７メモリ・コア部７１アドレス・デコーダ７２データライン・ドライバ７３メモリセル・アレイ７４メモリセル７００ロウアドレス・デコーダ８データ読出し部第３イ号製品の構成１．全体構成イ号製品の回路は，第１図及び第２図に示すとおり，主として・アドレス信号処理回路部５，・データ信号処理回路部６，・メモリ・コア部７，・データ読出し部８からなる。
２．各部の説明２．１アドレス信号処理回路部５アドレス信号処理回路部５は，アドレス入力部５１，第１Ｄ型フリップフロップ５２，第２Ｄ型フリップフロップ５３，配線５４，スイッチ回路５５及びアドレス出力部５６からなる。第１Ｄ型フリップフロップ５２及び第２Ｄ型フリップフロップ５３と配線５４は並列に設けられている。
２．２データ信号処理回路部６データ信号処理回路部６は，データ入力部６１及びデータ出力部６２からなる。 ２．３メモリ・コア部７メモリ・コア部７はアドレス・デコーダ７１，データライン・ドライバ７２及びメモリセル・アレイ７３からなる。メモリセル・アレイ７３は，多数のメモリセル７４を備えている。
３イ号製品のデータ書き込み動作３．１アドレス入力部５１は，クロック信号ＣＬＫの立ち上がりに応答して，外部から，第１のタイミングで行アドレス信号が，第２のタイミングで列アドレス信号が取り込まれる。
３．２アドレス入力部５１が取り込んだ列アドレス信号は，クロック信号ＣＬＫの立ち上がりに応答して，第１Ｄ型フリップフロップ５２に取り込まれる。
３．３第１Ｄ型フリップフロップ５２が取り込んだ列アドレス信号は，クロック信号ＣＬＫの次の立ち上がりに応答して，第２Ｄ型フリップフロップ５３に取り込まれる。
３．４第２Ｄ型フリップフロップ５３に取り込まれた列アドレス信号は，さらに，アドレス出力部５６に出力される。これは，データの書き込み動作時には，スイッチ回路５５により第１Ｄ型フリップフロップ５２と第２Ｄ型フリップフロップ５３を通過する信号が選択されるためである。
３．５３．１から約１クロック周期以上の時間をおいて，データ信号ＤＱは，データストローブ信号ＤＱＳの立ち上がり及び立ち下がりに応答して，データ入力部６１に取り込まれる。 ３．６データ信号ＤＱは，データ入力部６１からデータ出力部６２に出力される。
３．７アドレス出力部５６に入力された列アドレス信号は，クロック信号ＣＬＫの立ち上がり（又は立ち下がり）に応答して，アドレス・デコーダ７１に出力される。
また，データ信号ＤＱは，クロック信号ＣＬＫの立ち上がり（又は立ち下がり）に応答して，データ出力部６２からデータライン・ドライバ７２に出力される。
３．８ロウアドレス・デコーダ７００は，入力された行アドレス信号をデコードする。
アドレス・デコーダ７１は，入力された列アドレス信号をデコードする。
そして，ロウアドレス・デコーダ７００がデコードした行アドレス信号及びアドレス・デコーダ７１がデコードした列アドレス信号が指定するメモリセル・アレイ７３中のメモリセル７４に，データライン・ドライバ７２が出力するデータ信号ＤＱが書き込まれる。
４イ号製品のデータ読み出し動作４．１アドレス入力部５１は，クロック信号ＣＬＫの立ち上がりに応答して，行アドレス信号及び列アドレス信号を取り込む。
４．２アドレス入力部５１が取り込んだ列アドレス信号は，配線５４を介しアドレス出力部５６に出力される。
これは，データの読み出し動作時には，スイッチ回路５５により配線５４を通過する信号が選択されるためである。
４．３アドレス出力部５６に入力された列アドレス信号は，クロック信号ＣＬＫ の立ち上がり（又は立ち下がり）に応答して，アドレス・デコーダ７１に出力される。
４．４そして，ロウアドレス・デコーダ７００がデコードした行アドレス信号及びアドレス・デコーダ７１がデコードした列アドレス信号が指定したメモリセル・アレイ７３内のメモリセル７４のデータ信号ＤＱをデータ読出し部８に出力する。
４．５データ読出し部８が取り込んだデータ信号ＤＱは，内部ストローブ信号ＤＱＳの立ち上がり及び立ち下がりに応答して，データ端子４を通じて外部に出力される。また，内部ストローブ信号ＤＱＳもデータストローブ端子を通じて外部に出力される。 別紙２イ号製品説明書２イ号製品のメモリにおいては，集積度が異なるなどの相違があるが，本件特許発明と関わりのある以下の説明に関する部分については，すべて同じ構成である。
第１図面の簡単な説明第１図は，アドレス信号処理回路部５，データ信号処理回路部６，メモリ・コア部７，データ読出し部８からなるイ号製品のメモリの概念的回路図である。
第２図面の説明１アドレス端子２クロック端子３データストローブ端子４データ端子５アドレス信号処理回路部５１アドレス入力部５２第１Ｄ型フリップフロップ５３第２Ｄ型フリップフロップ５４配線５５スイッチ回路５６アドレス出力部６データ信号処理回路部６１データ入力部６２データ出力部７メモリ・コア部 ７１アドレス・デコーダ７２データライン・ドライバ７３メモリセル・アレイ７４メモリセル８データ読出し部第３イ号製品の構成１．全体構成イ号製品の回路は，第１図に示すとおり，主として・アドレス信号処理回路部５，・データ信号処理回路部６，・メモリ・コア部７，・データ読出し部８からなる。
２．各部の説明２．１アドレス信号処理回路部５アドレス信号処理回路部５は，アドレス入力部５１，第１Ｄ型フリップフロップ５２，第２Ｄ型フリップフロップ５３，配線５４，スイッチ回路５５及びアドレス出力部５６からなる。第１Ｄ型フリップフロップ５２及び第２Ｄ型フリップフロップ５３と配線５４は並列に設けられている。
２．２データ信号処理回路部６データ信号処理回路部６は，データ入力部６１及びデータ出力部６２からなる。
２．３メモリ・コア部７ メモリ・コア部７はアドレス・デコーダ７１，データライン・ドライバ７２及びメモリセル・アレイ７３からなる。メモリセル・アレイ７３は，多数のメモリセル７４を備えている。
３イ号製品のデータ書き込み動作３．１アドレス入力部５１は，クロック信号ＣＬＫの立ち上がりに応答して，外部からのアドレス信号Ａを取り込む。
３．２アドレス入力部５１が取り込んだアドレス信号Ａは，クロック信号ＣＬＫの立ち上がりに応答して，第１Ｄ型フリップフロップ５２に取り込まれる。
３．３第１Ｄ型フリップフロップ５２が取り込んだアドレス信号Ａは，クロック信号ＣＬＫの次の立ち上がりに応答して，第２Ｄ型フリップフロップ５３に取り込まれる。
３．４第２Ｄ型フリップフロップ５３に取り込まれたアドレス信号Ａは，さらに，アドレス出力部５６に出力される。これは，データの書き込み動作時には，スイッチ回路５５により第１Ｄ型フリップフロップ５２と第２Ｄ型フリップフロップ５３を通過する信号が選択されるためである。
３．５３．１から約１クロック周期以上の時間をおいて，データ信号ＤＱは，データストローブ信号ＤＱＳの立ち上がり及び立ち下がりに応答して，データ入力部６１に取り込まれる。
３．６データ信号ＤＱは，データ入力部６１からデータ出力部６２に出力される。 ３．７アドレス出力部５６に入力されたアドレス信号Ａは，クロック信号ＣＬＫの立ち上がり（又は立ち下がり）に応答して，アドレス・デコーダ７１に出力される。
また，データ信号ＤＱは，クロック信号ＣＬＫの立ち上がり（又は立ち下がり）に応答して，データ出力部６２からデータライン・ドライバ７２に出力される。
３．８ここに記載されていないロウアドレス・デコーダ７００は，入力されたアドレス信号Ａのうちの行アドレスをデコードする。
アドレス・デコーダ７１は，入力されたアドレス信号Ａのうちの列アドレスをデコードする。
そして，ロウアドレス・デコーダ７００がデコードした行アドレス及びアドレス・デコーダ７１がデコードした列アドレスが指定するメモリセル・アレイ７３中のメモリセル７４に，データライン・ドライバ７２が出力するデータ信号ＤＱが書き込まれる。
４イ号製品のデータ読み出し動作４．１アドレス入力部５１は，クロック信号ＣＬＫの立ち上がりに応答して，アドレス信号Ａを取り込む。
４．２アドレス入力部５１が取り込んだアドレス信号Ａは，配線５４を介しアドレス出力部５６に出力される。
これは，データの読み出し動作時には，スイッチ回路５５により配線５４を通過する信号が選択されるためである。
４．３アドレス出力部５６に入力されたアドレス信号Ａは，クロック信号ＣＬＫの立ち上がり（又は立ち下がり）に応答して，アドレス・デコーダ７１に出力される。 ４．４そして，ロウアドレス・デコーダ７００がデコードした行アドレス及びアドレス・デコーダ７１がデコードした列アドレスが指定したメモリセル・アレイ７３内のメモリセル７４のデータ信号ＤＱをデータ読出し部８に出力する。
４．５データ読出し部８が取り込んだデータ信号ＤＱは，内部ストローブ信号ＤＱＳの立ち上がり及び立ち下がりに応答して，データ端子４を通じて外部に出力される。また，内部ストローブ信号ＤＱＳもデータストローブ端子を通じて外部に出力される。 ２ロ号製品下記の製品型格の製品を含むＤＤＲＤＩＭＭ，ＤＤＲ２ＤＩＭＭ及びＤＤＲ３ＤＩＭＭダイナミック・ランダム・アクセス・メモリ・モジュール記NanyaブランドDDR UDIMMNT256D64S88C0GNT256D64S88C0GYNT512D64S88B0G，，，NT512D64S8HC0GNT512D64S8HC0GYNT1GD64S8HB0G，，，NT1GD64S8HB0GYNT512D64S88B0GYNT256D64SH4B0GY，，DDR SODIMMNT256D64SH8C0GMNT512D64SH8B0GMNT512D64SH8B0GN，，，NT256D64SH8C0GNNT1GD64S8HB0FMNT1GD64S8HB0FN，，，NT256D64S88AMGMNT512D64S8HAKWMNT256D64SH4B0GN，，DDR RDIMMNT512D72S89B0FUNT1GD72S4PB0FUNT1GD72S4PC0FV，，，NT2GD72S4NC0FVNT512D72S89B0FV，DDR2 UDIMMNT512T64U88A0BYNT512T72U89A0BYNT1GT72U8PA0BY，，，NT1GT64U8HA0BYNT256T64UH4A0FNT512T64U88A0F，，，NT512T72U89A0FNT256T64UH4A0FYNT256T64UH4A1FY，，， NT512T64U88A1BYNT512T72U89A1BYNT1GT64U8HA1BY，，，NT1GT72U8PA1BYNT1GT64U8HB0BYNT1GT72U8PB0BY，，，NT2GT64U8HB0JYNT2GT72U8PB0JYNT512T64U88B0BY，，，NT512T72U89B0BYNT256T64UH4B0FY，DDR2 SODIMMNT1GT64U8HA0BNNT256T64UH4A0FNNT256T64UH8A1FN，，，NT512T64UH8A0FNNT512T64UH8A1FNNT1GT64U8HB0BN，，，NT256T64UH4A1FNNT256T64UH4B0FNNT512T64UH8B0FN，，，NT1GT64UH8B0MNNT2GTT64U88B0UN，DDR2 RDIMMNT1GT72U4PA0BUNT512T72U89A0BVNT1GT72U4PA0BV，，，NT2GT72U4NA0BVNT512T72U89A0FUNT1GT72U4PB0BV，，，NT2GT72U4NA1BVNT2GT72U4NB0BVNT512T72U89B0BV，，，NT2GT72U4PB0JVNT4GTT72U4PB0UVNT2GT72U4NA2BV，，DDR2 FBDIMMNT512T72U89A0BLNT1GT72U8PA0BLNT1GT72U4PA0BL，，，NT1GT72U8PA0BDNT1GT72U8PA0BENT1GT72U8PA0BN，，，NT2GT72U4NA0BNNT512T72U89A0BDNT512T72U89A0BE，，，NT512T72U89ACBNNT512T72U89B1BN，，NT512T72U89B0BNNT512T72U89A2BNNT512T72U89A5BD，，，NT1GT72U8PA3BDNT1GT72U8PA2BNNT1GT72U8PACBN，，，NT1GT72U8PB0BNNT1GT72U8PB1BNNT2GT72U4NACBN，，，NT2GT72U4NB0BNNT2GT72U4NB1BNNT2GT72U4NA1BN，，， NT2GT72U4NA1BDNT4GTT72U4PB1UD，DDR3 UDIMMNT512C64B88A0NYNT1GC64B8HA0NY，ElixirブランドDDR SDRAM SO DIMMM2S25664DSH4A0FM2S25664DSH4B1G，，M2S51264DSH8B1GM2S51264DSH8A0F，，M2N25664DSH8C1GM2N51264DSH8B1G，DDR SDRAM Unbuffered DIMMM2U12864DSH4B3GM2U12H64DS88B3GM2U12864DSH4B3F，，，M2U25664DS88B3GM2U25664DS88B3FM2U25664DSH8B3G，，，M2U25664DS88C1GM2U25664DS88C3GM2U25664DS88B5G，，，M2U25664DSH8B3GM2U25H64DS88A1FM2U25664DSH4B1G，，，M2Y25664DSH4B1GM2Y25664DS88C3GM2Y25664DS88B1G，，，M2U51264DS8HB3GM2U51264DS88A0FM2U51264DS8HC1G，，，M2U51264DS8HC3GM2U51264DS88A1FM2U51264DS8HA0G，，，M2U51264DS88B1GM2U51264DS88C0G，，M2U5126488C1GM2U51264DS88C1G，，M2Y51264DS88B1GM2Y51264DS8HB1GM2Y51264DS88C1G，，，M2Y51264DS8HC3G，M2U1G64DS8HA1FM2U1G64DS8HA0F，，M2U1G64DS8HB1GM2U1G64DS8HC0G，，M2U1G64DS8HC1G， M2Y1G64DS8HB1GM2Y1G64DS8HC1G，DDR2 SDRAM SO DIMMM2S25664TUH4A0FM2S51264TUH8A0F，，M2N25664TUH4B0FM2N25664TUH4A2FM2N51264TUH8A2F，，，M2N51264TU88B0FM2N1G64TU8HA2BM2N1G64TU8HB0B，，DDR2 SDRAM Unbuffered DIMMM2U25664TUH4A0FM2U51264TU88A0FM2U1G64TU8HA0F，，，M2U1G64TU8HA0BM2U1G64TU8HA2BM2U1G64TU8HA2F，，，M2U25664TUH4A2FM2U51264TU88A0BM2U51264TU88A2B，，，M2U51264TU88A2FM2U51H64TU88A2B，，M2Y25664TUH4B0FM2Y51264TU88B0BM2Y51264TU88A0B，，，M2Y51264TU88A2BM2Y51264TU88A2GM2Y51264TU88A4B，，，M2Y51264TU88B4BM2Y1G64TU8HA0BM2Y1G64TU8HB4B，，，M2Y1G64TU8HA2BM2Y1G64TU8HA4BM2Y1G64TU8HB0B，，，M2Y1G64TU8HA2GDDR2 SDRAM FB DIMMM2D51272TU89A8BM2Y1G64TU8HB4BM2D1G72TU8PA6B，，Super ElixirブランドDDR SDRAM SO DIMMM1S25664DSH8B0FM1S25664DSH8C1GM1S25664DSH4A0F，，，M1S51264DSH8B1GM1S51264DS8HB0FM1S51264DSH8A1F，，， M1S51264DSH8A0FM1S1G64DS8HA0F，M1N1G64DS8HB0FM1N25664DSH4B1GM1N25664DSH8C1G，，，M1N51264DSH8B1G，M2S51264DSH8B1GM2S51264DSH8A0F，，M2N25664DSH8C1GM2N51264DSH8B1G，DDR SDRAM Unbuffered DIMMM1U12864DSH4C1GM1U25664DSH4B1GM1U25664DS88B3GM1U25664DS88C3G，，，M1U51264DS8HC1GM1U51264DS8HC3GM1U51264DS88B1G，，，M1U1G64DS8HB1GM1U51264DS8HB3G，，M1Y1G64DS8HB1GM1Y25664DSH4B1GM1Y51264DS88B1G，，M2U12864DSH4B3G，M2U25664DS88B3GM2U25664DS88B3FM2U25664DSH8B3G，，，M2U25664DS88C1GM2U25664DS88C3G，，M2U25664DSH8B3GM2U25H64DS88A1FM2U25664DSH4B1G，，，M2Y25664DSH4B1GM2Y25664DS88C3GM2Y25664DS88B1G，，，M2U51264DS8HB3GM2U51264DS88A0FM2U51264DS8HC1G，，，M2U51264DS8HC3GM2U51264DS88A1FM2U51264DS8HA0G，，，M2U51264DS88B1GM2U51264DS88C0G，，M2U5126488C1GM2U51264DS88C1G，，M2Y51264DS88B1GM2Y51264DS8HB1GM2Y51264DS88C1G，，，M2Y51264DS8HC3G，M2U1G64DS8HA1FM2U1G64DS8HA0F，，M2U1G64DS8HB1GM2U1G64DS8HC0G，，M2U1G64DS8HC1G， M2Y1G64DS8HB1GM2Y1G64DS8HC1G，DDR2 SDRAM SO DIMMM1S25664TUH4A0FM1N25664TUH4A0F，M1S51264TUH8A0FM1N51264TUH8A0F，，M1N1G64TU8HA0B，M1N1G64TU8HA2BM1N25664TUH4A2FM1N51264TUH8A2F，，DDR2 SDRAM Unbuffered DIMMM1Y25664TUH4A0FM1U25664TUH4A0F，，M1Y51264TU88A0BM1U51264TU88A0F，，M1Y1G64TU8HA0BM1U1G64TU88A0F，，M1U51264TU88A2FM1Y1G64TU8HA2BM1Y25664TUH4A2F，，，M1Y51264TU88A2B ロ号製品説明書ロ号製品は，イ号製品のいずれかのダイナミック・ランダム・アクセス・メモリをモジュールとして搭載したメモリ装置である。
ロ号製品に搭載されているイ号製品の構成は，別紙１イ号製品説明書１に記載されるとおりである。
第１実施例のその余の記載も，例えば【００３２】には「ラッチ２７，２７からアドレスがアドレスバッファ２８に出力されるタイミングはデータストローブ信号に同期している・・・従って内部回路。（＝アドレスバッファ２８・・・コラムデコーダ４０，４１等の回路）は，データストローブ信号に同期して動作することによって，アドレス信号と対応するデータ信号とを正確かつ高速に処理することができる。」と記載されており，この記載からも「アドレス信号」が列アドレス信，号を意味するものであることが明らかである。また，例えば「コラム，アドレスは，コラムデコーダ３４及び３５からコラムデコーダ４０及び４１に送られデコードされる。」【（００３８，図１）と記載され，一】方で，同所（００３８）には「アクセストランジスタを選択するた【】めにロー方向に複数配列された複数のワード線」の記載はあるものの，ロー方向（行方向）の複数のワード線を選択すべき行アドレスに関する記載はないことからも「アドレス信号」との用語が列アドレス信号を，意味するものと解される。さらに，第１実施例における【００５０】，【００５６】ないし【００６０】における「アドレス信号」との用語も，第１実施例のアドレス信号のラッチ入力／出力タイミングに関わる各要素の構成の説明におけるものであり，前述のように，これのアドレス信号はコラムデコーダに供給されることを前提とするものであるから，これらのアドレス信号は列アドレス信号を指すものと解すべきである。b)第２の実施例に関する記載について 本件特許発明に対応する第２の実施例を示す，本件特許明細書の図１０においても，アドレス信号は，アドレスバッファからアドレスラッチ等を介してコラムデコーダ４０及び４１に送られるものとされており，，また，第１の実施例と第２の実施例の違いは，アドレスとデータのタイミングの合わせ方にあること（本件特許明細書【００６９】），及び，本件特許明細書の次の各記載からすれば，第２の実施例においても第１の実施例と同様「アドレス信号」とは，列（コラム）アドレス信号の，ことであり，これがコラムデコーダ４０及び４１に送られ，デコードされるものと解される。「アドレス信号」との用語は，第２の実施例に関する発明の詳細な説明の【００６９】，【００７０】，【００８１】，【０１００】及び【０１０２】において記載されており，このうち【００７０】においては，「アドレスバッファ１３に供給されたアドレス信号Ａｄｄは，クロック信号ＣＬＫの立ち上がりエッジでアドレスラッチ６１にラッチされる。その後シフトレジスタ６２によって，１．５サイクルだけアドレス信号Ａｄｄを遅らせて，アドレス信号Ａｄｄ入力から１．５サイクル後に，ラッチしたアドレスをアドレスバッファ２８に供給する。最短ｔＤＳＳから最長ｔＤＳＳの間のどのタイミングでデータストローブ信号ＤＳが与えられる場合であっても，アドレスは１．５サイクル遅らされる。従って，データ書き込み動作は常に，コマンド入力のタイミング（アドレス入力のタイミング）から，１．５サイクル後に開始される」と記載されて。いる。前記技術常識によれば，メモリ装置においては，行と列にアドレスデータを分けて，第１のタイミングで行アドレス信号を入力し，次いで第２のタイミングで列アドレス信号を入力して，アドレスデータを時分割で同じアドレス端子から入力するものであるから，上記の「シフトレジスタ６２によって，１．５サイクルだけアドレス信号Ａｄｄを遅ら せて，アドレス信号Ａｄｄ入力から１．５サイクル後に，ラッチしたアドレスをアドレスバッファ２８に供給する・・・従って，データ書き。込み動作は常に，コマンド入力のタイミング（アドレス入力のタイミング）から，１．５サイクル後に開始される」との記載における１．５。サイクル遅らされる「アドレス信号」とは，コマンド入力のタイミングで行アドレス信号と列アドレス信号の双方がそろっていなくてはならないこと，及び，データ書き込み時にデータとのタイミングを合わせるにはデータ入力時点に近接した後の信号を遅らせるのが合理的であることからすれば，前に入力される「行アドレス信号」ではなく，後から入力される「列アドレス信号」を意味することは明らかである。また，本件特許明細書には「リード時にはライトイネーブル信号ｗ，ｒｔｚがＬＯＷとなり，アドレスラッチ６１に取込まれたアドレスは，トランスファーゲート３４５を通って，シフトレジスタ６２においてアドレス信号を遅延させることなく，アドレスバッファ２８に供給する。そしてリードコマンドから最短時間で，出力を得ることが出来る。尚，この時，ｃｌｋ３ｘ及びｃｌｋ３ｚ信号はすべてＬｏｗレベルであるので，アドレス信号はシフトレジスタ６２を通過しない。」（【０１０２】）と記載されており，図１０及び図１９によれば，第２の実施例においては，リード時のアドレス信号についても，シフトレジスタ６２を通過せずアドレスバッファ２８に供給された後にコラムデコーダ４０，４１に入力されることからすれば，本件特許明細書における上記「アドレス」あるいは「アドレス信号」との記載は，列アドレス信号であると解すべきである。c)
第３の実施例に関する記載について本件特許明細書には，第３の実施例について「但し，図１０の例で，はシフトレジスタ６２は，アドレス信号を１．５クロック周期分遅延さ せているが，第３の実施例では１クロック周期分シフトさせればよい。」（０１０８）と記載されており「図１０の例」は第２実施例である【】，から，第３の実施例においても，アドレス信号を列アドレス信号という意味で使用していると解すべきである。d)従来の技術に関する記載について本件特許明細書には【従来の技術】として「半導体記憶装置・・，，・として・・・クロック信号に同期してアドレス信号を取り込み，クロック信号とは別のデータストローブ信号に同期してデータ入出力を行うものがある。図２４・・・」（【０００２】）との記載があるが，この「アドレス信号」とは【０００２】ないし【０００６】欄の従来技術とし，てのＤＤＲ方式によるデータ取り込みを説明する文脈において用いられており，書き込みコマンドと同時に入力されるから（０００４【】），書き込みコマンドと同時に入力されるのは列アドレス信号であるとの当業者の技術常識からすればこれは列アドレス信号を意味するものである，。エ以上によれば，本件特許明細書においては「アドレス信号」との用語，を一貫して「列アドレス信号」の意味で使用しており，行アドレス信号については本件特許発明の目的とは直接関係がないものとしてその記載が省略されていることは当業者には明らかでありまた本件特許発明の目的，，，構成からみても，本件特許明細書の「アドレス信号」「を列アドレス信号」の意味で解釈しなければ，その意味内容を理解することができないものであるから，本件特許発明の構成要件Ａ，Ｃ及びＦにおける「アドレス信号」は「列アドレス信号」を意味するものと解すべきである。，
(2)構成要件Ａについてアイ号製品における「クロック信号ＣＬＫ（別紙１のイ号製品説明書１の第」３の３．１）は構成要件Ａの「クロック信号」に「列アドレス信号（３．，」１）は構成要件Ａの「アドレス信号」に「アドレス入力部５１」及び「アド， レス出力部５６」を含む「アドレス信号処理回路部５（２．１）は構成要件」Ａの「アドレス入力回路」に，それぞれ該当する。そして，イ号製品の「アドレス信号処理回路部５」内の「アドレス入力部５１」は「クロック信号Ｃ，ＬＫに応答して「列アドレス信号」を取り込み（３．１」），「アドレス信号処理回路部５」内の「アドレス出力部５６」は「クロック信号ＣＬＫの立ち上，がり又は立ち下がり（）に応答して」「列アドレス信号」を出力する（３７．）。したがって，イ号製品は，構成要件Ａを充足する。イ被告がイ号製品は構成要件Ａを充足しないとする理由は，
①イ号製品の「アドレス信号処理回路部」はクロック信号を元とするが別の信号である信号１ないし４に基づいて動作するものであり，クロック信号に応答していない，
②アドレス入力回路から出力されるのは「列アドレス信号」「と行アドレス信号」であって，アドレス信号Ａではないという２点にある。a)しかし，本件特許発明においては「クロック信号に応答してアドレ，ス信号を取り込み」とか「クロック信号に応答してアドレス信号を出力し」としか記載されておらず，これを「クロック信号そのものに応答して」とか「クロック信号そのもののタイミングで」などと限定して記，載しておらず，また，本件特許明細書上，そのように限定して解すべき理由も何ら見当たらない。むしろ，本件特許発明に対応する実施例２に関する本件特許明細書の記載をみると，内部クロック信号ｉＣＬＫは，インバータ３０３ないし３０５と複数の容量Ｃからなる遅延素子列で遅延され，ＮＡＮＤ回路３０１及びインバータ３０６は，内部クロック信号ｉＣＬＫと遅延された反転内部クロック信号とのＡＮＤを取ることで，内部クロック信号ｉＣＬＫの立ち上がりエッジでＨＩＧＨになるパルス信号としてタイミング信号ｃｌｋ３ｚを生成し，また，インバータ３０７に入力された内部クロック信号ｉＣＬＫは，インバータ３０８ないし３１０と複数の容量Ｃからなる遅延素子列で遅延され，ＮＡＮＤ回 路３０２及びインバータ３１１は，反転された内部クロック信号ｉＣＬＫと遅延された内部クロック信号ｉＣＬＫとのＡＮＤを取ることで，内部クロック信号ｉＣＬＫの立ち下がりエッジでＨＩＧＨになるパルス信号としてタイミング信号ｃｌｋ３ｘを生成し，そして，上記タイミング信号ｃｌｋ３ｚ及びｃｌｋ３ｘは，シフトレジスタ６２へ供給され，クロック信号ＣＬＫの立ち下がりエッジに対応して，タイミング信号ｃｌｋ３ｘがＨＩＧＨになることによってインバータ３２６及び３２７からなるラッチにアドレス信号が格納され，次のクロック信号ＣＬＫの立ち上がりエッジに対応して，インバータ３２９及び３３０からなるラッチにアドレス信号を格納し，さらに次のクロック信号ＣＬＫの立ち下がりエッジに対応して，ラッチに格納されたアドレスデータがアドレスバッファ２８に供給される（本件特許明細書００９６【】ないし０１００【】，図１８，図１９。以上からすれば，本件特許発明においても，クロッ）ク信号を元にパルスを選択し，各部動作の時間差を考慮した遅延したパルスによりタイミングを制御することとされ，そのように選択されたパルス信号がシフトレジスタに供給され，アドレス信号の取り込み及び出力を制御することが予定されているものと解される。そうすると，構成要件Ａにいう「クロック信号に応答して」とは，「クロック信号を元にした信号に応答」してアドレス信号を取り込み，又は出力する場合をも含むものと解するのが相当である。したがって，イ号製品においても，クロック信号を元に作成した信号１ないし４により，アドレス信号の入出力のタイミングを制御しているのであるから「クロック信号に応答して」いるといえる。，b)構成要件Ａにいう「アドレス信号」については「列アドレス信号」，と解すべきことは前記説示のとおりである。そして，イ号製品においては，クロック信号に応答して，第２のタイミングで列アドレス信号が取 り込まれること（３．１，及び，クロック信号に応答して列アドレス）信号がアドレス・デコーダ７１に出力されること（３．７）は，別紙１のイ号製品説明書１のとおりであり，イ号製品が構成要件Ａを充足していることは明らかである。被告の上記主張は理由がない。
(3)構成要件Ｂについてアイ号製品の「データストローブ信号ＤＱＳ（３．５）は構成要件Ｂにおけ」る「ストローブ信号」に「データ信号ＤＱ（３．５）は構成要件Ｂにおけ，」る「データ信号」に「クロック信号ＣＬＫ（３．７）は構成要件Ｂにおけ，」る「クロック信号」に「データ入力部６１」及び「データ出力部６２」から，なる「データ信号処理回路部６（２．２）は構成要件Ｂにおける「データ入」力回路」にそれぞれ該当し「データ信号処理回路部６」内の「データ入力部，６１」は「データストローブ信号ＤＱＳの立ち上がり及び立ち下がりに応答して「データ信号ＤＱ」を取り込み（３．５」），「データ信号処理回路部６」内の「データ出力部６２」は「クロック信号ＣＬＫの立ち上がり（又は立ち，下がり）に応答して「データ信号ＤＱ」を出力する（３．７。」）したがって，イ号製品は構成要件Ｂを充足する。イ被告がイ号製品は構成要件Ｂを充足しないとする理由は「データ信号，処理回路部」は，クロック信号を元とするが別の信号である信号３に基づいて動作するものであるという点にある。しかし，本件特許発明に対応する実施例２に関する本件特許明細書の記載をみると，ラッチ出力クロック生成器５９において，内部クロック信号ＩＣＬＫは，インバータ２５６ないし２５９と容量Ｃ１及びＣ２からなる遅延素子列で遅延され，ＮＡＮＤ回路２５１及びインバータ２６０は，反転された内部クロック信号ＩＣＬＫと遅延された内部クロック信号ＩＣＬＫとのＡＮＤを取ることで，内部クロック信号ＩＣＬＫの立ち下がりエッジでＨＩＧＨになるパルス信号を生成し，このパルス信号は，分周クロッ ク信号ｃｌｋ２ｚがＨＩＧＨの時に，ＮＡＮＤ回路２５３及び２５５を介して，ラッチ出力クロックｃｌｋ１ｚとして出力され，また，分周クロック信号ｃｌｋ２ｚがＬＯＷの時に，ＮＡＮＤ回路２５２及び２５４を介して，ラッチ出力クロックｃｌｋ１ｘとして出力されるが，この例では，分周クロック信号ｃｌｋ２ｚは，まずＨｉｇｈレベルになった後Ｌｏｗレベルに変化するので，ラッチ出力クロック生成器は，まず，ｃｌｋ１ｚを出力し，次いでｃｌｋ１ｘを出力するから，まずシフトレジスタ５２，データラッチ５３が書き込みデータＤ０，Ｄ１をパラレルに出力し，次いで，シフトレジスタ５５，データラッチ５６が次の書き込みデータＤ２，Ｄ３をパラレルに出力するものとなっている（本件特許明細書【００８９】ないし【００９１，図１５。このような本件特許明細書の記載にかんが】）みれば，構成要件Ｂにいう「クロック信号に応答して」も，構成要件Ａにいう「クロック信号に応答して」と同様に，クロック信号を元にした信号に応答」する場合をも含むと解すべきである。したがって，イ号製品においても，クロック信号を元に作成した信号３により動作している以上「クロック信号に応答して」いるものといえ，，被告の上記主張は理由がない。4( )構成要件Ｃについてアイ号製品の「メモリセル７４（２．３）は構成要件Ｃにおける「メモリセ」ル」に，イ号製品の「アドレス・デコーダ７１，ロウアドレス・デコーダ７００，データライン・ドライバ７２，メモリセル・アレイ７３」からなる「メモリ・コア部７（２．３）は構成要件Ｃにおける「内部回路」に，イ」号製品のアドレス出力部５６からアドレス・デコーダ７１へ出力される「列アドレス信号（３．７）は構成要件Ｃにおける「アドレス信号」に，それぞ」れ該当し，イ号製品は「アドレス・デコーダ７１がデコードした列アドレス，信号が指定するメモリセル・アレイ７３中のメモリセル７４に，データライ ン・ドライバ７２が出力するデータ信号ＤＱが書き込まれる（３．８）もの」であるから，構成要件Ｃを充足する。なお，メモリアドレスの指定には，行アドレス信号も必要であることは自明であり，構成要件Ｃにいう「アドレス信号で「メモリセル」を指定するということは，行アドレス信号によ」る指定を当然にその前提としており，これに列アドレス信号が加わることにより，メモリセルが指定されることになる。イ被告がイ号製品は構成要件Ｃを充足しないとする理由は，イ号製品におけるアドレス入力回路から出力されたアドレス信号は，列アドレス信号及び行アドレス信号であり，アドレス信号ではないという点にある。しかし，構成要件Ｃにいう「アドレス信号」が，列アドレス信号であることは，前記説示のとおりであるから，被告の上記主張は理由がない。
(5)構成要件Ｄについてアイ号製品の「第１Ｄ型フリップフロップ５２」及び「第２Ｄ型フリップフロップ５３（２．１）は構成要件Ｄにおける「シフトレジスタ」に「クロ」，ック信号ＣＬＫ（３．２）は構成要件Ｄにおける「クロック信号」に，それ」ぞれ該当し，「第１Ｄ型フリップフロップ５２」は，「列アドレス信号」を「クロック信号ＣＬＫの立ち上がりに応答して」取り込み（３．２），「第１Ｄ型フリップフロップ５２」に取り込まれた「列アドレス信号」は，クロック信号ＣＬＫの立ち上がりに応答して「第２Ｄ型フリップフロップ５３」に取り，込まれる（３．３。）このように，イ号製品の「第１Ｄ型フリップフロップ」及び「第２Ｄ型フリップフロップ」は「クロック信号ＣＬＫ」に応答してシフト動作する「シ，フトレジスタ」である。したがって，イ号製品は構成要件Ｄを充足する。イ被告がイ号製品は構成要件Ｄを充足しないとする理由は，第１及び第２Ｄ型フリップフロップは，クロック信号を元とするが別の信号である信号 ４に基づいて動作するものであるという点にある。しかし，構成要件Ｄにいう「クロック信号に応答して」とは「クロッ，ク信号を元にした信号に応答」する場合をも含むと解すべきことは，構成要件Ａについて述べたところと同様である。したがって，イ号製品においても，クロック信号を元に作成した信号４によりシフト動作している以上「クロック信号に応答して」いるものと，いえ，被告の上記主張は理由がない。6( )構成要件Ｅについてアイ号製品の「配線５４（２．１）は構成要件Ｅにおける「バイパス回路」」に該当し「第１Ｄ型フリップフロップ５２及び第２Ｄ型フリップフロップ５，３」からなるシフトレジスタと「配線５４」は並列に設けられている（２．１。）イ被告がイ号製品は構成要件Ｅを充足しないとする理由はイ号製品の配，「線５４」は，導線のみで構成されているからバイパス「回路」には該当しないという点にある。しかし「回路」とは，通常，それを通って電流が流れることができる，器具又は導電体の配列をいうから（甲８，被告のいうように信号処理機）能を持つものに限定されるものではなく単なる１本の配線であっても回，「路」に該当し得るものと解される。また，本件特許発明に即してみても，構成要件Ｅにいう「バイパス回路」は，シフトレジスタと並列に設けられ，データ読み出しモードにおいてアドレス信号が通過するものである（構成要件Ｅ及びＦ参照。本件特許明）細書の実施例２に関する図及び記載においても，シフトレジスタ６２と並列してトランスファーゲート３４５が設けられ「リード時には・・・，，アドレスは，トランスファーゲート３４５を通って，シフトレジスタ６２においてアドレス信号を遅延させることなく，アドレスバッファ２８に供 給する・・・この時・・・アドレス信号はシフトレジスタ６２を通過し。ない。」【（０１０２，図１９）と記載されていることからすれば，構成】要件Ｅにいうバイパス回路は，シフトレジスタと並列して設けられ，リード時（すなわちデータ読み込み時）に，時間的な遅延を生じることなく，アドレス信号を伝達する機能を果たすものと解され，この機能は単なる１本の配線であっても果たすことができるものである。したがって，単なる１本の配線であっても，シフトレジスタと並列して設けられ，上記のような機能を果たすものであれば，構成要件Ｅにいう「バイパス回路」に該当するものと解される。そうすると，イ号製品における「配線５４」は，本件特許発明の構成要件にいうシフトレジスタに該当する第１及び第２Ｄ型フリップフロップと並列して設けられ（別紙１のイ号製品説明書１添付第１図参照，データ）の読み出し動作時に，アドレス信号が通過するところであるから（別紙１のイ号製品説明書１の第３の４．２参照，構成要件Ｅにいう「バイパス）回路」に該当する。ウよって，イ号製品は，構成要件Ｅを充足する。7( )構成要件Ｆについてアイ号製品の「データの読み出し動作時」（４．２）は構成要件Ｆにおける「データ読出しモード」に該当し「データの読み出し動作時」には「スイッチ，，回路５５により配線５４を通過する信号が選択されるため」，「アドレス入力部５１が取り込んだ列アドレス信号は，配線５４を介しアドレス出力部５６に出力される（４．２。そして「配線５４」がバイパス回路に該当するこ」），とは，構成要件Ｅについて述べたとおりである。イ被告がイ号製品は構成要件Ｆを充足しないとする理由は，
①本件特許発明では「シフトレジスタと並列にバイパス回路（構成要件Ｅ）があり，，」データ読み出し時にアドレス信号はバイパス回路のみを通過することとな っているのに対し，イ号製品においては，アドレス信号は，データ読み出し時に，バイパス及びシフトレジスタ５２・５３をも通過する構成となっている，
②イ号製品において配線５４を通過するのは，列アドレス信号でAあり，アドレス信号ではないという２点にある。a)しかし，イ号製品において，データ読み出し時に，シフトレジスタ５２，５３を通過したアドレス信号は，スイッチ回路５５で選択されず，そこで止まってしまう一方で，配線５４を通過したアドレス信号がスイッチ回路５５で選択され，時間的な遅延を生じることなく，カラムアドレス出力部を介してメモリ・コア部へ伝達されるから，配線５４は，迂回路（バイパス）の機能を果たしているといえる。そうすると，イ号製品においても，前記のとおり，データ読み出し時には，本件特許発明にいうバイパス回路に該当する「配線５４」を通過した信号が選択され，それがアドレス出力部５６に出力され，メモリセル部に転送される構成となっており（別紙１のイ号製品説明書１の第３の４．２ないし４．４参照，そのような構成によっても読み出し時の）高速処理は実現され得るものである。b)イ号製品において配線５４を通過するのは，列アドレス信号であり，行アドレス信号を含めたアドレス信号はないものの列アドレス信号が，，本件特許発明の構成要件Ｆにいう「アドレス信号」に該当することは，前記説示のとおりである。ウしたがって，イ号製品は，構成要件Ｆを充足する。8( ) 構成要件Ｇについて4イ号製品が半導体装置であり記憶回路であることは，前記第２の１( )記載のとおりであるから，イ号製品は，構成要件Ｇをも充足する。9( )小括以上によれば，イ号製品は，構成要件ＡないしＧを充足するものであり， 本件特許発明の技術的範囲に属するものである。4そして，ロ号製品は，前記第２の１( )記載のとおり，イ号製品のいずれかをモジュールとして搭載したメモリ装置である。したがって，被告製品を輸入・販売する行為は，本件特許権を侵害するものである。
２争点２（本件特許は無効にされるべきものか）について。
(1)進歩性（特許法２９条２項）についてア乙４発明及び乙５発明に基づく主張についてa)乙４発明と本件特許発明との一致点及び相違点乙４発明は，高周波数のクロック入力に対応できる入力バッファ回路を提供することを目的とした，高速クロック信号に対応した入力バッファ回路，集積回路装置，半導体記憶装置，及び集積回路システムに関する発明であり，従来，メモリに対するデータの書き込みにおいては，コントローラからクロック信号をメモリに供給して，さらにそのクロック信号に同期させてアドレス信号をメモリに供給し，さらに，コントローラは，そのクロック信号に同期させて書き込みのためのデータ信号をメモリに供給するところ，一般にコントローラには数多くのメモリチップが接続されるため，クロック信号及びアドレス信号の供給にはバッファが介され，このバッファによる遅延のためにメモリが受け取るクロック信号と書き込みのためのデータ信号とが同期がとれなくなる可能性があることから，バッファによる遅延が問題とならない程度に低い周波数のクロック信号を用いていた（すなわち，バッファ遅延によって，使用可/能なクロック信号の周波数が制限されていた）のに対し，アドレスコ。/マンド信号ＡＤＤＣＭＤの入力に使用されるクロック信号（システムクロック信号ＳＣＬＫ）と，データ信号ＤＡＴＡの入出力専用に用いられるクロック信号（エコークロック信号ＥＣＬＫ）とを別々に供給し， データ信号ＤＡＴＡとシステムクロック信号ＳＣＬＫとの間で同期をとる必要をなくすことによって，上記バッファ遅延によるクロック周波数の問題を解決したものである（乙４の【発明の名称】，【０１０９】ないし【０１１４】）。/そして，その構成についてみると，乙４発明のアドレスコマンド入力回路１１３においてはシステムクロック信号ＳＣＬＫに同期させて，，/アドレスコマンド信号を受け取ることとされている乙４０１１１（【】）。データ信号の取り込みは，エコークロック信号ＥＣＬＫに同期して行われ，データ信号の出力は，システムクロック信号ＳＣＬＫに同期したクロックφ５又はφ６によって行われているから（乙４【０１３３】ないし【０１３８，図１７，メモリへの書き込み動作を行う以上，アド】）レス信号の出力もシステムクロック信号ＳＣＬＫに同期していると解するのが自然である。そうすると，乙４発明は，クロック信号に同期してアドレス信号を取り込み，出力するアドレス入力回路を有するといえるから，乙４公報には構成要件Ａが開示されているといえる。また，乙４発明は，上記のようにエコークロック信号ＥＣＬＫに同期してデータ信号を取り込み，クロック信号に同期してアドレス信号を出力するものであるから，乙４公報には構成要件Ｂも開示されている。さらに，乙４公報に明確な記載はないものの，乙４発明が書き込み動作を行うメモリであるから，当然に，アドレス入力回路からのアドレス信号で指定されたメモリセルに，データ入力回路からのデータ信号を書き込む内部回路を有していると考えられ，乙４公報には構成要件Ｃ及びＧも開示されている。したがって，乙４発明と本件特許発明との相違点は，構成要件Ｄ，Ｅ及びＦである（以下「本件相違点」という。）。b)本件相違点についての容易想到性 ①乙５発明は，メモリアクセス方式に関する発明であり，従来，大規模集積化されたメモリ，特にダイナミックＲＡＭにおいては，ピン数を減少させるため，外部より行アドレス選択信号（ＲＡＳ）と列アドレス選択信号（ＣＡＳ）の２本のタイミング信号を入力し，行選択デコーダ用アドレス信号をＲＡＳタイミングでラッチし，列選択用デコーダ用アドレス信号はＣＡＳタイミングでラッチをかけ，アレイセル上の任意の１ビットを読み出したり書き込んだりする，アドレス多重化技術が使われているところ，この種のＲＡＭにおいては，高速クロックでＣＰＵがメモリをアクセスする場合，例えば，ＣＡＳ信号が出てからある時間たってデータが実際にメモリから出力されるので，ノー・ウエイトではＣＰＵはデータを読むことができず，そのため，ウエイトサイクルを挿入して，１ウエイト以上，ＣＰＵはデータを待たなければならず，非常に効率が悪かったことから，コントロール側においてＲＡＳ信号をメモリリクエストとは無関係に予め送出しておき，書き込み時にはＣＡＳ信号を遅延させてメモリへ送出し，読み出し時には遅延させることなくメモリ側へ出力させることとしてＣＰＵのウエイトサイクルを取り除き，メモリの読み書き動作が高速にできるようにしたものである（乙５。）このように，乙５発明における記憶回路は，メモリのアドレス信号やデータ信号の入力回路に関わるものではなく，アドレス信号を読み込む動作タイミングをデータ読み込み時と書き込み時とで切り替えるa ）メモリの外部回路にすぎないから（乙５の３丁目下段，第１図( ) ，そもそも，乙５発明は本件特許発明とは構成上異なる部分の発明に関するものであって，その構成を対比し，乙５発明が本件特許発明の構成要件を開示するものか否かを論じること自体が困難である。
②また，乙５発明が本件特許発明の構成要件を開示するか否かはさて おき，乙４発明と乙５発明を組み合わせたとしても，それによって得られる構成は，上記の乙５発明の内容にかんがみ，乙４発明においてコントロール側でＣＡＳ信号の送出タイミングを書き込みと読み出しで変更する構成にすぎないものと考えられる。このような構成からさらに本件特許発明の構成に至るためには，タイミングの制御をコントロール側ではなくメモリ内で行う構成に変更し，さらに，ＣＡＳ信号の遅延を制御するのではなく，アドレス信号そのものの遅延を制御する構成に変更することが必要である。しかし，列アドレス信号の取り込みタイミングを示すＣＡＳ信号と「アドレス入力回路」から出力，される列アドレス信号のタイミングとは別であり，ＣＰＵ内部での動作としてウエイトサイクルをなくすという乙５発明の課題と，アドレス信号とデータ信号のタイミングを調整するという本件特許発明の課題とは，別の課題であって，上記のような変更のいずれについても，乙４公報にも乙５公報にも記載も示唆もない。そうすると，乙４発明と乙５発明から本件特許発明の構成には容易に想到し得ないといわざるを得ない。さらに，効果を比較してみると，本件特許発明では，異なるタイミングで取り込んだアドレス及びデータを正確かつ高速に処理する半導体装置を前提とし列アドレス信号そのものの遅延を制御することで，，リード動作時に最短時間で出力を得るという効果を生じるのに対し，乙５発明は，上記のとおり，列アドレス信号を取り込むＣＡＳ信号のタイミングを遅延の有無で変えるだけであって，アドレスを確定させbておく期間（アドレス確定期間，乙５の第１図( )のＡＤ線上の斜線期間内の遅延時間を短縮するという技術思想しかないしたがって）。，乙４発明及び乙５発明を組み合わせたとしても，その効果は，アドレス確定期間以下の遅延時間を短縮するものでしかなく，アドレス確定 期間と関係なく遅延時間を短縮できるという本件特許発明の効果と比肩し得るものではない。c) したがって，本件特許発明は，乙４発明及び乙５発明から容易に想到し得たものではなく，これらを根拠とした進歩性を欠如する旨の被告の主張は採用できない。イ乙４発明及び乙８発明に基づく主張についてa)本件相違点についての容易想到性①高速高機能論理ＬＳＩにおいては同時書き込み読み出しが可能で，，読み出しアドレスが与えられると，その周期内で対応するデータが読み出されまた同時に同一の書き込みアドレスが与えられた場合は，，，書き込まれる前のデータが読み出され，その後で，新たなデータが書き込まれ，あたかもレジスタのように動作することが要求される。乙８発明は，従来の，マスタスレーブ型フリップフロップを用いた半導体記憶回路では回路規模が大きくなるという問題があったことから，，面積効率の高いメモリセル方式を用いることとし，また，メモリセルを用いた半導体記憶回路では，書き込み動作と読み出し動作をその順番で時分割していたことから，回路設計が複雑になり高速化が困難となるという問題があったため，高速同時書き込み読み出し動作が可能で，しかもその設計が容易なメモリセルを用いた半導体記憶回路を提供することを目的としたものである。乙８発明は，上記のように，同時書き込み読み出しが可能で書き込み（入力）アドレス信号と読み出しアドレス信号が別々に与えられることを前提としており，外部からの入力データ信号と書き込み（入力）アドレス信号を１周期遅延して出力し，読み出し信号については遅延させずに出力すること，及び，書き込み選択信号に従って書き込みデータ信号を書き込むと同時に，読み出し選択信号に従って，前記書き込みデータ信号を書き込むと同 時に，前記読み出し選択信号に従って前記読み出しデータ信号を出力するものであり，１周期遅延された前記書き込みアドレス信号と前記読み出しアドレス信号とが一致したことを示す場合，１周期遅延された前記書き込みデータ信号を選択して出力データ信号として外部へ出力するようにすることによって，上記目的を実現したものである（乙８の【請求項１】，【０００２】ないし【００１３】，【００１５】，【００２３，図１。乙８発明の上記前提は，乙８発明の実施例を示す】）図１において，書き込みアドレスデコード回路８と読み出しアドレスデコード回路１１が別々に設けられていることからも明らかである，。
②以上のとおり，乙８発明には，一つのアドレス信号を遅延させ又はバイパスさせるという発想がないから，乙８公報には，構成要件Ｅ，ひいては構成要件Ｆについて，記載も示唆もなく，これらの構成要件を開示するものではない。また乙４発明は同時書き込み読み出しを前提としていないから，，，これに上記のような前提を有する乙８発明を置換又は付加することを当業者が容易に想到し得たとは考え難い。よって，本件特許発明は，乙４発明及び乙８発明から容易に想到し得たものではなく，これらを根拠とした進歩性を欠如する旨の被告の主張は採用できない。ウ乙４発明及び乙２１発明に基づく主張についてa)本件相違点についての容易想到性①乙２１発明は，半導体記憶装置，特にシーケンシャルアクセス方式あるいはシリアルアクセス方式のメモリ，ＶＲＡＭ（ビデオＲＡＭ），フィールドメモリなどのようなシリアルアドレスポインタを使用する半導体記憶装置に関するものであり，従来のシリアルアドレスポインタを使用するシーケンシャルアクセスメモリに通常のＲＡＭと同様の 冗長技術を導入した場合には歩留まり等の点で問題があることから，，シーケンシャルアクセスあるいはシリアルアクセスの対象となるメモ/リセルアレイに多くの不良行及び又は不良列が多く存在することが判明した場合でも，不良チップを救済することが可能となり，歩留まりの向上を図ることができ，メモリセルアレイに冗長性を導入するための回路構成が簡単に済むようにすることを目的とし，カスケード型のメモリセルアレイとメモリセルアレイの行数又は列数のｋ整数，（）/分の１に対応する段数を有し，メモリセルアレイの使用される行及び又は列のアドレスをシリアルに指定するためのシリアルアドレスポインタ用のシフトレジスタと，上記シフトレジスタの各段に対応して設けられた，上記シフトレジスタの所望の段をバイパスさせることが可能なバイパス回路，及び，バイパスの対象となるシフトレジスタ段に対するバイパスの可否を制御するバイパス制御回路とを具備することによって，上記目的を実現したものである（乙２１の【０００１】ないし【００１６】，【００８７】）。
②したがって，乙２１発明には，アドレス信号をバイパスさせるという発想がないから，乙２１公報には，構成要件Ｅ，ひいては構成要件Ｆについて，その記載も示唆もなく，これらの構成要件を開示するものではない。そうすると，本件特許発明は，乙４発明及び乙２１発明から容易に想到し得たものとは考え難く，これらを根拠とした進歩性を欠如する旨の被告の主張は採用できない。なお，乙４発明及び乙２１発明に基づく被告の上記主張は，本件のその余の争点に関する当事者の主張・立証が尽くされ，損害についての審理も終了した後の審理の終結段階において突然なされたものであって，訴訟の完結の遅延を招く程のものでなかったとはいえ，本件の 審理経過にかんがみれば，明らかに適時提出主義（民事訴訟法１５６条）に反し不相当なものであったことを付言する。
(2)明細書の記載不備（特許法３６条６項１号）について被告は，本件特許発明の「発明が解決しようとする課題」は，図２４に示される最短ｔＤＳＳのタイミング，及び図２５に示される最長ｔＤＳＳのタイミングのいずれにおいても，アドレスと対応するデータとをクロックに同期したタイミングで同時に内部回路に供給することであり，そのためには，２組のデータラッチが必要であるとして，本件特許明細書には記載不備の違法がある旨主張する。しかし，本件特許発明は，請求項３３に係るものであり，異なるタイミングで取り込んだアドレス及びデータを正確かつ高速に処理する半導体装置を提供することを目的とし，また，リード動作時に最短時間で出力を得ようとするものであると認められる（甲２の【００１４】，【０１０２】，【０１１９】）。そうすると，最短及び最長ｔＤＳＳのタイミングのいずれにおいてもアドレスに対応するデータを同時に内部回路に供給することは，本件特許発明の課題とは無関係であるから，複数組のデータラッチ回路に順番にデータを書き込み，また順番にデータを読み出す手段は，本件特許発明において必須の手段とはいえない。よって，被告の主張は，その前提において誤っているものであるから，採用することはできず，本件特許明細書に特許法３６条６項１号の記載不備の違法はない。3( )小括以上のとおり，本件特許発明は，無効とされるべきものではなく，被告製品の輸入・販売は，本件特許権を侵害するものである。
３争点３（差止めの必要性）について11( )被告は，前記第３の３〔被告の主張〕( )記載のとおり，被告製品の一部 について，輸入・販売の事実を否認する。しかし，証拠（甲３の１ないし２４，１０の１，１０の２の１ないし２１，１５の１ないし１６）によれば，被告が被告製品を輸入・販売していると認められる。2また，被告は，前記第３の３〔被告の主張〕( )記載のとおり，被告製品の一部について，既にナンヤが製造を終了しているから，差止めの利益がない旨主張する。しかし，被告がナンヤにおいて製造を終了したと主張するものが現在もナンヤのウェブサイトに掲載されていた上（甲２０の１ないし４，製造を終）了していたとしても在庫が存在する限り輸入・販売することは可能である，。被告が主張する事情のみでは，差止めの必要性を否定することはできない。したがって，被告による被告製品の輸入，譲渡，貸渡し，譲渡若しくは貸渡しのための展示の差止めを求める原告の請求は理由がある（ただし，被告が被告製品を製造しているとか，製造するおそれがあることを認めるに足りる証拠はないので，被告製品の製造についての差止め請求は理由がない。）。2( )被告は，原告は，ＤＲＡＭを製造・販売していないなどとして，差止め等に仮執行宣言を付す必要性はない旨主張する。しかし，証拠（甲１６の１ないし４）によれば，原告は平成１４年８月以降ＤＲＡＭを販売していたことが認められるのであって，仮執行宣言を付す必要性（民事訴訟法２５９条１項）がないとはいえない。
４争点４（損害の発生及びその数額）について1( )基礎とすべき被告製品の売上げ●（省略）●2( )基礎とすべき実施料率本件特許発明は，請求項３３記載の構成のものであり，異なるタイミングで取り込んだアドレス及びデータを正確かつ高速に処理する半導体装置を提 供することを目的とし，また，リード動作時に最短時間で出力を得ようとするものであることは前記認定のとおりであり，ＤＤＲＳＤＲＡＭの動作の高速化，実用化にかかる技術に関する発明であって，ＤＤＲＳＤＲＡＭの規格に関わる規格を決める上で欠かすことができないものと認められる（）。したがって，ＤＤＲＳＤＲＡＭを製造・販売するには多数の特許が必要であり，被告の主張するとおり，半導体の分野では膨大な数の特許を包括的に実施許諾することが多いとしても，本件特許発明は，その中でも基礎的で重要性の高い発明であるというべきである。また，ＤＤＲＳＤＲＡＭは，多種多様な電子製品に利用されるものであり，被告による被告製品の売上高は，上記認定のとおり，膨大な額にのぼる上，年々増加している。さらに「電子・通信用部品」に関する実施料の平均は，平成４年度ない，し１０年度で，イニシャルありの場合は３．５％，イニシャルなしの場合は３．３％で，最頻値が１％であり，実施料率が８％以上の高率の契約の大半を，半導体に関する契約が占めていた（甲１８。）以上の諸事情にかんがみれば，上記甲１８は外国技術導入契約の実施料を基にしたものであること，半導体分野の場合，複数の特許を包括的に実施許諾する場合が多いこと，その他，原・被告が挙げる実施料率の例等を考慮したとしても，本件特許権侵害において，実施料相当額の損害を算定するに当たり基礎とすべき実施料率は，１％と認めるのが相当である。3( )損害額●（省略）●第５結論以上によれば，原告の請求は，被告製品の製造の差止めを求める部分を除いて，いずれも理由があるから認容することとし，訴訟費用については，民訴法６１条，６４条ただし書を適用し，仮執行の宣言については，主文１項及び３ 項に限り認めるのが相当であり，その余は相当でないからこれを付さないこととして，主文のとおり判決する。
東京地方裁判所民事第４６部
裁判長裁判官設樂隆一
裁判官間史恵
裁判官古庄研 被告製品目録１イ号製品下記の製品型格の製品を含むＤＤＲＳＤＲＡＭ（シンクロナス・ダイナミックランダム・アクセス・メモリ，ＤＤＲ２）ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）及びＤＤＲ３ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）記Nanyaブランドダイナミック・ランダム・アクセス・メモリ128Mb DDR SDRAMNT5DS32M4ATNT5DS16M8ATNT5DS8M16FSNT5DS4M32EG，，，，NT5DS8M16FT，NT5DS8M16DTNT5DS16M8DTNT5DS8M16DS，，，NT5DS16M8DS256Mb DDR SDRAMNT5DS64M4ATNT5DS32M8ATNT5DS64M4AWNT5DS32M8AW，，，，NT5DS64M4BTNT5DS32M8BTNT5DS16M16BTNT5DS64M4BF，，，，NT5DS32M8BFNT5DS16M16BFNT5DS64M4CTNT5DS32M8CT，，，，NT5DS16M16CTNT5DS64M4CSNT5DS32M8CSNT5DS16M16CS，，，，NT5DS32M8BSNT5DS16M16BSNT5DS16M16CGNT5DS16M16CF，，，，NT5DS16M16BG，NT5DS64M4BSNT5DS64M4BG，512Mb DDR SDRAMNT5DS128M4BTNT5DS64M8BTNT5DS32M16BTNT5DS128M4BF，，，，NT5DS64M8BFNT5DS32M16BFNT5DS128M4BGNT5DS64M8BG，，，， NT5DS32M16BGNT5DS128M4BSNT5DS64M8BSNT5DS32M16BS，，，，NT5DS32M16BGNT5DS128M4AFNT5DS64M8AFNT5DS32M16AF，，，，NT5DS128M4CG256Mb DDR2 SDRAMNT5TU16M16AG512Mb DDR2 SDRAMNT5TU128M4ABNT5TU64M8ABNT5TU32M16AFNT5TU128M4AE，，，，NT5TU64M8AENT5TU32M16AGNT5TU64M8AFNT5TU32M16AE，，，，NT5TU128M4BENT5TU64M8BENT5TU32M16BG，，1Gb DDR2 SDRAMNT5TU256M4AJNT5TU128M8AJNT5TU64M16AM，，，NT5TU256M4BJNT5TU128M8BJNT5TU64M16BM，，2Gb DDR2 SDRAMNT5TU512T4BU, NT5TU256T8BU512Mb DDR3 SDRAMNT5CB128M4ANNT5CB64M8ANNT5CB32M16AP，，Elixirブランドダイナミック・ランダム・アクセス・メモリ64Mb DDR SDRAM GraphicN2DS6H16FS 128Mb DDR SDRAM GraphicN2DS12832EFN2DS12832EGN2DS12Q16BTN2DS12Q16BS，，，，N2DS12H16CTN2DS12H16BTN2DS12H16CT，，，N2DS12H16CSN2DS12816FS，256Mb DDR SDRAM GraphicN2DS25616BTN2DS25616CTN2DS25H16BTN2DS25616CS，，，，N2DS25680CSN2DS25680CTN2DS25H16BS，，512Mb DDR SDRAM GraphicN2DS51216AFN2DS51216BTN2DS51216BSN2DS51280BG，，，，N2DS51240BGN2DS51216BGN2DS51240BTN2DS51280BT，，，，N2DS51240BSN2DS51280CSN2DS51280BS，，256Mb DDR2 SDRAM GraphicN2TU25H16AF，N2TU25H16ASN2TU25H16AGN2TA25616AGN2TU25H80AB，，，512Mb DDR2 SDRAM GraphicN2TU51280AEN2TU51240AEN2TU51240ABN2TU51216AG，，，，N2TU51280ABN2TU51280AF，，N2TU51216AF，N2TU51240ABN2TU51216AFN2TU51280ABN2TU51240BE，，，，N2TU51240ASN2TU51216ASN2TU51216BGN2TU51280AS，，，，N2TU51280BE Super Elixirブランドダイナミック・ランダム・アクセス・メモリ64Mb DDR SDRAM GraphicN2DS6H16FS128Mb DDR SDRAM GraphicN2DS12H16BTN2DS12H16CTN2DS12Q16BT，，，N2DS12H16CSN2DS12816FSN2DS12Q16BS，，256Mb DDR SDRAM GraphicN2DS25H16BTN2DS25616CTN2DS25616BTN2DS25680CT，，，，N2DS25H16BSN2DS25616CSN2DS25680CS，，512Mb DDR SDRAM GraphicN2DS51240BTN2DS51216AFN2DS51216BTN2DS51280BT，，，，N2DS51240BSN2DS51240BGN2DS51216BGN2DS51216BS，，，，N2DS51280BGN2DS51280CSN2DS51280BS，，256Mb DDR2 SDRAM GraphicN2TU25H16AF512Mb DDR2 SDRAM GraphicN2TU51240ABN2TU51216AFN2TU51280AFN2TU51280AB，，， 別紙１イ号製品説明書１イ号製品のメモリにおいては，集積度が異なるなどの相違があるが，本件特許発明と関わりのある以下の説明に関する部分については，すべて同じ構成である。
第１図面の簡単な説明第１図及び第２図は，アドレス信号処理回路部５，データ信号処理回路部６，メモリ・コア部７，データ読出し部８からなるイ号製品のメモリの概念的回路図である。
第２図面の説明１アドレス端子２クロック端子３データストローブ端子４データ端子５アドレス信号処理回路部５１アドレス入力部５２第１Ｄ型フリップフロップ５３第２Ｄ型フリップフロップ５４配線５５スイッチ回路５６アドレス出力部６データ信号処理回路部６１データ入力部６２データ出力部 ７メモリ・コア部７１アドレス・デコーダ７２データライン・ドライバ７３メモリセル・アレイ７４メモリセル７００ロウアドレス・デコーダ８データ読出し部第３イ号製品の構成１．全体構成イ号製品の回路は，第１図及び第２図に示すとおり，主として・アドレス信号処理回路部５，・データ信号処理回路部６，・メモリ・コア部７，・データ読出し部８からなる。
２．各部の説明２．１アドレス信号処理回路部５アドレス信号処理回路部５は，アドレス入力部５１，第１Ｄ型フリップフロップ５２，第２Ｄ型フリップフロップ５３，配線５４，スイッチ回路５５及びアドレス出力部５６からなる。第１Ｄ型フリップフロップ５２及び第２Ｄ型フリップフロップ５３と配線５４は並列に設けられている。
２．２データ信号処理回路部６データ信号処理回路部６は，データ入力部６１及びデータ出力部６２からなる。 ２．３メモリ・コア部７メモリ・コア部７はアドレス・デコーダ７１，データライン・ドライバ７２及びメモリセル・アレイ７３からなる。メモリセル・アレイ７３は，多数のメモリセル７４を備えている。
３イ号製品のデータ書き込み動作３．１アドレス入力部５１は，クロック信号ＣＬＫの立ち上がりに応答して，外部から，第１のタイミングで行アドレス信号が，第２のタイミングで列アドレス信号が取り込まれる。
３．２アドレス入力部５１が取り込んだ列アドレス信号は，クロック信号ＣＬＫの立ち上がりに応答して，第１Ｄ型フリップフロップ５２に取り込まれる。
３．３第１Ｄ型フリップフロップ５２が取り込んだ列アドレス信号は，クロック信号ＣＬＫの次の立ち上がりに応答して，第２Ｄ型フリップフロップ５３に取り込まれる。
３．４第２Ｄ型フリップフロップ５３に取り込まれた列アドレス信号は，さらに，アドレス出力部５６に出力される。これは，データの書き込み動作時には，スイッチ回路５５により第１Ｄ型フリップフロップ５２と第２Ｄ型フリップフロップ５３を通過する信号が選択されるためである。
３．５３．１から約１クロック周期以上の時間をおいて，データ信号ＤＱは，データストローブ信号ＤＱＳの立ち上がり及び立ち下がりに応答して，データ入力部６１に取り込まれる。 ３．６データ信号ＤＱは，データ入力部６１からデータ出力部６２に出力される。
３．７アドレス出力部５６に入力された列アドレス信号は，クロック信号ＣＬＫの立ち上がり（又は立ち下がり）に応答して，アドレス・デコーダ７１に出力される。
また，データ信号ＤＱは，クロック信号ＣＬＫの立ち上がり（又は立ち下がり）に応答して，データ出力部６２からデータライン・ドライバ７２に出力される。
３．８ロウアドレス・デコーダ７００は，入力された行アドレス信号をデコードする。
アドレス・デコーダ７１は，入力された列アドレス信号をデコードする。
そして，ロウアドレス・デコーダ７００がデコードした行アドレス信号及びアドレス・デコーダ７１がデコードした列アドレス信号が指定するメモリセル・アレイ７３中のメモリセル７４に，データライン・ドライバ７２が出力するデータ信号ＤＱが書き込まれる。
４イ号製品のデータ読み出し動作４．１アドレス入力部５１は，クロック信号ＣＬＫの立ち上がりに応答して，行アドレス信号及び列アドレス信号を取り込む。
４．２アドレス入力部５１が取り込んだ列アドレス信号は，配線５４を介しアドレス出力部５６に出力される。
これは，データの読み出し動作時には，スイッチ回路５５により配線５４を通過する信号が選択されるためである。
４．３アドレス出力部５６に入力された列アドレス信号は，クロック信号ＣＬＫ の立ち上がり（又は立ち下がり）に応答して，アドレス・デコーダ７１に出力される。
４．４そして，ロウアドレス・デコーダ７００がデコードした行アドレス信号及びアドレス・デコーダ７１がデコードした列アドレス信号が指定したメモリセル・アレイ７３内のメモリセル７４のデータ信号ＤＱをデータ読出し部８に出力する。
４．５データ読出し部８が取り込んだデータ信号ＤＱは，内部ストローブ信号ＤＱＳの立ち上がり及び立ち下がりに応答して，データ端子４を通じて外部に出力される。また，内部ストローブ信号ＤＱＳもデータストローブ端子を通じて外部に出力される。 別紙２イ号製品説明書２イ号製品のメモリにおいては，集積度が異なるなどの相違があるが，本件特許発明と関わりのある以下の説明に関する部分については，すべて同じ構成である。
第１図面の簡単な説明第１図は，アドレス信号処理回路部５，データ信号処理回路部６，メモリ・コア部７，データ読出し部８からなるイ号製品のメモリの概念的回路図である。
第２図面の説明１アドレス端子２クロック端子３データストローブ端子４データ端子５アドレス信号処理回路部５１アドレス入力部５２第１Ｄ型フリップフロップ５３第２Ｄ型フリップフロップ５４配線５５スイッチ回路５６アドレス出力部６データ信号処理回路部６１データ入力部６２データ出力部７メモリ・コア部 ７１アドレス・デコーダ７２データライン・ドライバ７３メモリセル・アレイ７４メモリセル８データ読出し部第３イ号製品の構成１．全体構成イ号製品の回路は，第１図に示すとおり，主として・アドレス信号処理回路部５，・データ信号処理回路部６，・メモリ・コア部７，・データ読出し部８からなる。
２．各部の説明２．１アドレス信号処理回路部５アドレス信号処理回路部５は，アドレス入力部５１，第１Ｄ型フリップフロップ５２，第２Ｄ型フリップフロップ５３，配線５４，スイッチ回路５５及びアドレス出力部５６からなる。第１Ｄ型フリップフロップ５２及び第２Ｄ型フリップフロップ５３と配線５４は並列に設けられている。
２．２データ信号処理回路部６データ信号処理回路部６は，データ入力部６１及びデータ出力部６２からなる。
２．３メモリ・コア部７ メモリ・コア部７はアドレス・デコーダ７１，データライン・ドライバ７２及びメモリセル・アレイ７３からなる。メモリセル・アレイ７３は，多数のメモリセル７４を備えている。
３イ号製品のデータ書き込み動作３．１アドレス入力部５１は，クロック信号ＣＬＫの立ち上がりに応答して，外部からのアドレス信号Ａを取り込む。
３．２アドレス入力部５１が取り込んだアドレス信号Ａは，クロック信号ＣＬＫの立ち上がりに応答して，第１Ｄ型フリップフロップ５２に取り込まれる。
３．３第１Ｄ型フリップフロップ５２が取り込んだアドレス信号Ａは，クロック信号ＣＬＫの次の立ち上がりに応答して，第２Ｄ型フリップフロップ５３に取り込まれる。
３．４第２Ｄ型フリップフロップ５３に取り込まれたアドレス信号Ａは，さらに，アドレス出力部５６に出力される。これは，データの書き込み動作時には，スイッチ回路５５により第１Ｄ型フリップフロップ５２と第２Ｄ型フリップフロップ５３を通過する信号が選択されるためである。
３．５３．１から約１クロック周期以上の時間をおいて，データ信号ＤＱは，データストローブ信号ＤＱＳの立ち上がり及び立ち下がりに応答して，データ入力部６１に取り込まれる。
３．６データ信号ＤＱは，データ入力部６１からデータ出力部６２に出力される。 ３．７アドレス出力部５６に入力されたアドレス信号Ａは，クロック信号ＣＬＫの立ち上がり（又は立ち下がり）に応答して，アドレス・デコーダ７１に出力される。
また，データ信号ＤＱは，クロック信号ＣＬＫの立ち上がり（又は立ち下がり）に応答して，データ出力部６２からデータライン・ドライバ７２に出力される。
３．８ここに記載されていないロウアドレス・デコーダ７００は，入力されたアドレス信号Ａのうちの行アドレスをデコードする。
アドレス・デコーダ７１は，入力されたアドレス信号Ａのうちの列アドレスをデコードする。
そして，ロウアドレス・デコーダ７００がデコードした行アドレス及びアドレス・デコーダ７１がデコードした列アドレスが指定するメモリセル・アレイ７３中のメモリセル７４に，データライン・ドライバ７２が出力するデータ信号ＤＱが書き込まれる。
４イ号製品のデータ読み出し動作４．１アドレス入力部５１は，クロック信号ＣＬＫの立ち上がりに応答して，アドレス信号Ａを取り込む。
４．２アドレス入力部５１が取り込んだアドレス信号Ａは，配線５４を介しアドレス出力部５６に出力される。
これは，データの読み出し動作時には，スイッチ回路５５により配線５４を通過する信号が選択されるためである。
４．３アドレス出力部５６に入力されたアドレス信号Ａは，クロック信号ＣＬＫの立ち上がり（又は立ち下がり）に応答して，アドレス・デコーダ７１に出力される。 ４．４そして，ロウアドレス・デコーダ７００がデコードした行アドレス及びアドレス・デコーダ７１がデコードした列アドレスが指定したメモリセル・アレイ７３内のメモリセル７４のデータ信号ＤＱをデータ読出し部８に出力する。
４．５データ読出し部８が取り込んだデータ信号ＤＱは，内部ストローブ信号ＤＱＳの立ち上がり及び立ち下がりに応答して，データ端子４を通じて外部に出力される。また，内部ストローブ信号ＤＱＳもデータストローブ端子を通じて外部に出力される。 ２ロ号製品下記の製品型格の製品を含むＤＤＲＤＩＭＭ，ＤＤＲ２ＤＩＭＭ及びＤＤＲ３ＤＩＭＭダイナミック・ランダム・アクセス・メモリ・モジュール記NanyaブランドDDR UDIMMNT256D64S88C0GNT256D64S88C0GYNT512D64S88B0G，，，NT512D64S8HC0GNT512D64S8HC0GYNT1GD64S8HB0G，，，NT1GD64S8HB0GYNT512D64S88B0GYNT256D64SH4B0GY，，DDR SODIMMNT256D64SH8C0GMNT512D64SH8B0GMNT512D64SH8B0GN，，，NT256D64SH8C0GNNT1GD64S8HB0FMNT1GD64S8HB0FN，，，NT256D64S88AMGMNT512D64S8HAKWMNT256D64SH4B0GN，，DDR RDIMMNT512D72S89B0FUNT1GD72S4PB0FUNT1GD72S4PC0FV，，，NT2GD72S4NC0FVNT512D72S89B0FV，DDR2 UDIMMNT512T64U88A0BYNT512T72U89A0BYNT1GT72U8PA0BY，，，NT1GT64U8HA0BYNT256T64UH4A0FNT512T64U88A0F，，，NT512T72U89A0FNT256T64UH4A0FYNT256T64UH4A1FY，，， NT512T64U88A1BYNT512T72U89A1BYNT1GT64U8HA1BY，，，NT1GT72U8PA1BYNT1GT64U8HB0BYNT1GT72U8PB0BY，，，NT2GT64U8HB0JYNT2GT72U8PB0JYNT512T64U88B0BY，，，NT512T72U89B0BYNT256T64UH4B0FY，DDR2 SODIMMNT1GT64U8HA0BNNT256T64UH4A0FNNT256T64UH8A1FN，，，NT512T64UH8A0FNNT512T64UH8A1FNNT1GT64U8HB0BN，，，NT256T64UH4A1FNNT256T64UH4B0FNNT512T64UH8B0FN，，，NT1GT64UH8B0MNNT2GTT64U88B0UN，DDR2 RDIMMNT1GT72U4PA0BUNT512T72U89A0BVNT1GT72U4PA0BV，，，NT2GT72U4NA0BVNT512T72U89A0FUNT1GT72U4PB0BV，，，NT2GT72U4NA1BVNT2GT72U4NB0BVNT512T72U89B0BV，，，NT2GT72U4PB0JVNT4GTT72U4PB0UVNT2GT72U4NA2BV，，DDR2 FBDIMMNT512T72U89A0BLNT1GT72U8PA0BLNT1GT72U4PA0BL，，，NT1GT72U8PA0BDNT1GT72U8PA0BENT1GT72U8PA0BN，，，NT2GT72U4NA0BNNT512T72U89A0BDNT512T72U89A0BE，，，NT512T72U89ACBNNT512T72U89B1BN，，NT512T72U89B0BNNT512T72U89A2BNNT512T72U89A5BD，，，NT1GT72U8PA3BDNT1GT72U8PA2BNNT1GT72U8PACBN，，，NT1GT72U8PB0BNNT1GT72U8PB1BNNT2GT72U4NACBN，，，NT2GT72U4NB0BNNT2GT72U4NB1BNNT2GT72U4NA1BN，，， NT2GT72U4NA1BDNT4GTT72U4PB1UD，DDR3 UDIMMNT512C64B88A0NYNT1GC64B8HA0NY，ElixirブランドDDR SDRAM SO DIMMM2S25664DSH4A0FM2S25664DSH4B1G，，M2S51264DSH8B1GM2S51264DSH8A0F，，M2N25664DSH8C1GM2N51264DSH8B1G，DDR SDRAM Unbuffered DIMMM2U12864DSH4B3GM2U12H64DS88B3GM2U12864DSH4B3F，，，M2U25664DS88B3GM2U25664DS88B3FM2U25664DSH8B3G，，，M2U25664DS88C1GM2U25664DS88C3GM2U25664DS88B5G，，，M2U25664DSH8B3GM2U25H64DS88A1FM2U25664DSH4B1G，，，M2Y25664DSH4B1GM2Y25664DS88C3GM2Y25664DS88B1G，，，M2U51264DS8HB3GM2U51264DS88A0FM2U51264DS8HC1G，，，M2U51264DS8HC3GM2U51264DS88A1FM2U51264DS8HA0G，，，M2U51264DS88B1GM2U51264DS88C0G，，M2U5126488C1GM2U51264DS88C1G，，M2Y51264DS88B1GM2Y51264DS8HB1GM2Y51264DS88C1G，，，M2Y51264DS8HC3G，M2U1G64DS8HA1FM2U1G64DS8HA0F，，M2U1G64DS8HB1GM2U1G64DS8HC0G，，M2U1G64DS8HC1G， M2Y1G64DS8HB1GM2Y1G64DS8HC1G，DDR2 SDRAM SO DIMMM2S25664TUH4A0FM2S51264TUH8A0F，，M2N25664TUH4B0FM2N25664TUH4A2FM2N51264TUH8A2F，，，M2N51264TU88B0FM2N1G64TU8HA2BM2N1G64TU8HB0B，，DDR2 SDRAM Unbuffered DIMMM2U25664TUH4A0FM2U51264TU88A0FM2U1G64TU8HA0F，，，M2U1G64TU8HA0BM2U1G64TU8HA2BM2U1G64TU8HA2F，，，M2U25664TUH4A2FM2U51264TU88A0BM2U51264TU88A2B，，，M2U51264TU88A2FM2U51H64TU88A2B，，M2Y25664TUH4B0FM2Y51264TU88B0BM2Y51264TU88A0B，，，M2Y51264TU88A2BM2Y51264TU88A2GM2Y51264TU88A4B，，，M2Y51264TU88B4BM2Y1G64TU8HA0BM2Y1G64TU8HB4B，，，M2Y1G64TU8HA2BM2Y1G64TU8HA4BM2Y1G64TU8HB0B，，，M2Y1G64TU8HA2GDDR2 SDRAM FB DIMMM2D51272TU89A8BM2Y1G64TU8HB4BM2D1G72TU8PA6B，，Super ElixirブランドDDR SDRAM SO DIMMM1S25664DSH8B0FM1S25664DSH8C1GM1S25664DSH4A0F，，，M1S51264DSH8B1GM1S51264DS8HB0FM1S51264DSH8A1F，，， M1S51264DSH8A0FM1S1G64DS8HA0F，M1N1G64DS8HB0FM1N25664DSH4B1GM1N25664DSH8C1G，，，M1N51264DSH8B1G，M2S51264DSH8B1GM2S51264DSH8A0F，，M2N25664DSH8C1GM2N51264DSH8B1G，DDR SDRAM Unbuffered DIMMM1U12864DSH4C1GM1U25664DSH4B1GM1U25664DS88B3GM1U25664DS88C3G，，，M1U51264DS8HC1GM1U51264DS8HC3GM1U51264DS88B1G，，，M1U1G64DS8HB1GM1U51264DS8HB3G，，M1Y1G64DS8HB1GM1Y25664DSH4B1GM1Y51264DS88B1G，，M2U12864DSH4B3G，M2U25664DS88B3GM2U25664DS88B3FM2U25664DSH8B3G，，，M2U25664DS88C1GM2U25664DS88C3G，，M2U25664DSH8B3GM2U25H64DS88A1FM2U25664DSH4B1G，，，M2Y25664DSH4B1GM2Y25664DS88C3GM2Y25664DS88B1G，，，M2U51264DS8HB3GM2U51264DS88A0FM2U51264DS8HC1G，，，M2U51264DS8HC3GM2U51264DS88A1FM2U51264DS8HA0G，，，M2U51264DS88B1GM2U51264DS88C0G，，M2U5126488C1GM2U51264DS88C1G，，M2Y51264DS88B1GM2Y51264DS8HB1GM2Y51264DS88C1G，，，M2Y51264DS8HC3G，M2U1G64DS8HA1FM2U1G64DS8HA0F，，M2U1G64DS8HB1GM2U1G64DS8HC0G，，M2U1G64DS8HC1G， M2Y1G64DS8HB1GM2Y1G64DS8HC1G，DDR2 SDRAM SO DIMMM1S25664TUH4A0FM1N25664TUH4A0F，M1S51264TUH8A0FM1N51264TUH8A0F，，M1N1G64TU8HA0B，M1N1G64TU8HA2BM1N25664TUH4A2FM1N51264TUH8A2F，，DDR2 SDRAM Unbuffered DIMMM1Y25664TUH4A0FM1U25664TUH4A0F，，M1Y51264TU88A0BM1U51264TU88A0F，，M1Y1G64TU8HA0BM1U1G64TU88A0F，，M1U51264TU88A2FM1Y1G64TU8HA2BM1Y25664TUH4A2F，，，M1Y51264TU88A2B ロ号製品説明書ロ号製品は，イ号製品のいずれかのダイナミック・ランダム・アクセス・メモリをモジュールとして搭載したメモリ装置である。
ロ号製品に搭載されているイ号製品の構成は，別紙１イ号製品説明書１に記載されるとおりである。
出典: 平成17年(ワ)第17182号 裁判所ウェブサイト掲載の判決文 →